Zynq-RFsoc射频验证

此文章撑作自己草稿,无其他用途。

1. 关于RFSOC的介绍在官网中有许多介绍这里不多做阐述，这里主要介绍一下使用rf-data-converter（AD/DA）IP核使用方式。

a）打开IP核中三个界面，首先Basic界面中，主要是ADC/DAC的启用，多Tile同步，数据类型以及DAC的数据模式的选择的设置。

 首先DAC设置中可大致分为有载波NCO的IQ→Real设置和无载波Real→Real模式。 这里以第三代47、48、49DR为例，设置NCO混频大小，在基频基础上相乘以NCO得出实际DAC输出频率。

 其中第一代27dr、28dr由于版本不同，低版本 Vivado这里会是Bypass而不是粗调。很粗糙的理解Real→Real模式就是在实际使用中，假使使用Coe送数方式那么在生成Coe过程中配置的频率大小就是实际DAC的输出频率，不过这个要根据PG269上第146页送数方式进行梳理。或者说在PC端由Matlab通过网口收发数据可以进行ADC数据分析，这样来的方便一些。

 还有最重要的，由于47、48、49DR中最大的采样率为10G但是默认这里设置是7G

如果说要提高采样率，在PG269上面有一章节提到了高采样率的设置，一种是使用DUC一种是不启用DUC。

其中启用DUC的话有一个IMR内插，速率会在其所设置的采样率基础上乘以2。（这部分还是有一些模糊在于实际应用过程中的影响和作用，有过路看客，烦请指教）

全带宽不使用DUC的话会是默认内插值，并且采样率最高达到10G

 

再者ADC的设置中和DAC相差不大，可以参考DAC的设置方式。还有其中上述截图中有设置奈奎斯特采样区域，这部分为了方便配合时钟芯片的使用，我们可以在PS端口进行API函数配置。 

b）其次是关于PLL时钟配置，采样率设置，时钟输入的配置。采样率的选择直接输入想要的采样率即可，若是提高采样率可以通道改变DAC数据模式来进行选择，ADC目前最高只有5G，这里我选择的是49dr的所以这里只有最高2.5G采样率。PLL勾上，然后再Reference Clock界面中选择我需要的时钟频率（这里主要用来设置Tile的输入时钟）。Clock Out这里选择IP核内部的时钟输出，可以用来做ADC/DAC的Fabric Clock输入（个人一般用来接一个ILA来验证IP核有没有启动）。Distribute Clock用来选择时钟源，这个主要根据自己的原理图和时钟芯片的输出引脚接入到哪个bank来进行选择。

c）最后Advanced设置中主要应用是在于RF Analyzer的启用与否，ADC和DAC的跳频设置。主要应用的话是RF Analyzer的配置。（后续的话可以推出一版使用方法）关于NCO的跳频这里，是必须选择启用NCO载频然后才能在这里勾选Enable Real Time NCO Ports，引出引脚后，接入VIO进行NCO设定，ILA观测。

2.主要rf-data-converter核设置完成后基本上就剩下添砖加瓦了。接下来就是配置Zynq核和数据来源和走向。我们主要用来验证最基本的ADC采样和DAC输出，ADC这里接入ILA观测从DAC外环到ADC的数据波形。

DAC这里用的IQ→Real模式，送数方式需要按照pg269上面I路Q路数据拼接来完成DAC数据来源，然后在内部NCO混频得出DAC的输出频率。

3.最后直接推送结果，硬件环境不展示了，用的是我们公司自制板卡，非用官方zcu216板卡。