Vivado 2018.3入门教程（二）：逻辑编写+IO配置

最新推荐文章于 2025-02-26 10:33:36 发布

班花i

最新推荐文章于 2025-02-26 10:33:36 发布

阅读量8.6k

点赞数 6

分类专栏： FPGA 文章标签： fpga

本文链接：https://blog.csdn.net/weixin_51944426/article/details/120058455

版权

FPGA 专栏收录该内容

30 篇文章

订阅专栏

哇小丑竟是我自己！
我自己的文章与我自己的文章高度相似然后发不出来了。。。

所以说，这是一篇转载（狗头）

只好以图片的形式展示。。
在这里插入图片描述

下一个教程：
Vivado 2018.3入门教程（三）：生成比特流文件+硬件连接.

想要完整的进行一个实验的话，可以参考这个教程！
FPGA实战（一）LED闪烁实验.

（3）逻辑编写（笔记都在注释里哦）

module led_twinkle2(
//这里面定义输入输出端口，如果刚才定义了这儿就会自动生成

    );
    //编写用户逻辑代码   
    
    
    
    
endmodule//模块结束

下面开始编写逻辑


module led_twinkle2(
//这里面定义输入输出端口，如果刚才定义了这儿就会自动生成
	input 				clk,
	input 				rst_n,//_n是低电平有效
	
	output [1:0]		led//建议对齐
    );
    //编写用户逻辑代码  

    
    
    
reg [25:0] cnt ;
    //此处需要计算，50MHz的时钟频率，1s中就要计数50000000次，换算成二进制的位宽为26位
       
       //（2）部分
assign led = (cnt < 26'd2500_0000)? 2'b01 : 2'b10 ;

		//（1）计数器部分 
always @ (posedge clk or negedge rst_n)begin 
	if(!rst_n)//复位信号低电平有效的阶段
	//当复位的时候，需要给计数器清零
		cnt <= 26'd0;
	else if(cnt < 26'd5000_0000)//复位结束之后，就是进行计数
		cnt <= cnt + 1'b1;//是b不是d，直接over
	else //等于50000000的时候，
		cnt <= 26'd0; //清零，重新开始计数

end
    
    
endmodule//模块结束