FPGA实战（二）按键控制LED实验

最新推荐文章于 2024-06-02 00:20:29 发布

班花i

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分类专栏： FPGA 文章标签： fpga

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本文详细介绍了使用FPGA实现按键控制LED显示不同效果的实验过程。首先，通过创建Vivado工程并新建源文件来开始项目。接着，编写Verilog程序，包括计数器和按键逻辑，使两个按键分别控制两个LED的闪烁模式。在配置管脚部分，展示了如何直接复制代码进行快捷分配，并提到了约束文件的作用。最后，简述了硬件连接步骤，确保实验能按预期运行。

摘要由CSDN通过智能技术生成

来自正点原子的学习笔记
上一个博客是这个哦可以去看看
FPGA实战（一）LED闪烁实验.

1 按键简介

略。。。。。。

2 硬件设计

在这里插入图片描述

3 程序设计

实验任务：使用两个PL端按键，分别控制两个PL端LED，按下不同的按键时，两个LED显示不同效果
在这里插入图片描述

（1）先新建工程

Vivado 2018.3入门教程：创建工程+新建源文件.（强烈推荐看这个！）

（2）写程序

在这里插入图片描述需要注意的一个地方是，最先定义端口时，默认为wire类型，因此后面always不能对其进行赋值。
可以在定义端口的时候定义为寄存器，也可以在后面用assign赋值
（详见注释）

module key_led(
	//1 定义输入输出端口
	input 					clk,
	input 					rst_n,
	
	input    	 [1:0] 		key,
	output   reg [1:0] 		led//没有指定类型，默认为wire
    );
    //定义计数器
reg [24:0] cnt;
 //此处需要计算，50MHz的时钟频率，0.5s就要计数25000000次，换算成二进制的位宽为25位(类似上个实验）
 reg        led_ctrl;//默认为1位的位宽
 //0.5s的计时器
always @ (posedge clk or negedge rst_n)begin 
  	if(!rst_n)	
		cnt <= 25'd0;
	else if(cnt < 25'd2500_0000)
		cnt <= cnt + 1'b1;
	else 
		cnt <= 25'd0; 
end 

//闪烁
always @ (posedge clk or negedge rst_n)begin 
	if(!rst_n)
		led_ctrl <= 1'b0 ;
	else if(cnt == 25'd2500_0000)
		led_ctrl <= ~led_ctrl ;//取反		
end

//按键逻辑
always @ (posedge clk or negedge rst_n)begin 
	if(!rst_n)
		led <= 2'b11 ;//未按下时，都亮
	else case(key)
		2'b10://交替闪烁
			if(led_ctrl == 1'b0)
				led <= 2'b01;
			else 
				led <= 2'b10;
		2'b01://同时闪烁
			if(led_ctrl == 1'b0)
				led <= 2'b11;
			else 
				led <= 2'b00;
		2'b11://都没有按下，全亮
				led <= 2'b11;
		default:;//同时按下
	endcase 
end		
endmodule

（3）配置管脚

不同于之间的分配管脚，这里为了方便，可以直接选择把常规的复制代码即可（不用依次填写了）
可以只选择把这一次用的KEY填一下即可
在这里插入图片描述

set_property PACKAGE_PIN J20 [get_ports {key[1]}]
set_property PACKAGE_PIN L20 [get_ports {key[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {key[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {key[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n]
set_property PACKAGE_PIN U18 [get_ports clk]
set_property PACKAGE_PIN J15 [get_ports rst_n]
set_property PACKAGE_PIN H18 [get_ports {led[1]}]
set_property PACKAGE_PIN J18 [get_ports {led[0]}]
//一共12行

还比如，这是正点原子准备的约束文件的代码，可以直接复制粘贴
是管脚和电压一起配置的，可以看看这里constraints约束文件.
不过注意一下sys_clk和clk的区别
还有sys_rst_n与