virtuoso 论文复现仿真4uA全差分输入级静态电流LDO设计

lzl真的不Nb

已于 2023-10-25 19:33:01 修改

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分类专栏：课程设计与论文复现文章标签：科技硬件工程 linux 嵌入式硬件驱动开发硬件架构

于 2023-10-25 19:27:45 首次发布

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说明：华科大四课程《功率集成电路》作业论文复现可能有错误

参考文献：. M. Tan, C. Zhan, and W.-H. Ki, “A 4uA quiescent current output-capacitor-free low-dropout regulator with fully differential input stage,” in IEEE International Symposium on Circuits and Systems (ISCAS), Melbourne, Australia, pp. 2457-2460, Jun. 2014

写这篇文章的意义就是总结一下复现过程遇到的困难以及所学到的新的体会，如有错误还请指正。

说明：华科大四课程《功率集成电路》作业论文复现可能有错误

（2）主放大结构负载Casecode NMOS管设计。

一、结果展示

（1）顶层设计

（2）偏压设计

工艺：SMIC.13 工艺角：tt

偏压Vbias设置
名称	电压	备注
VDD	1.2V	可调
Vo	1V	0.5V~1V 可调
Vbp1	750mV	偏置电压
Vbp2	400mV	偏置电压
Vbn1	380mV	可用电流镜镜像

（3）输出瞬态

上升时间与下降时间：200ns

输出电流：1mA~100mA波动周期20us 占空比：50%

PS：紫色为输出端电流跳变红色为驱动功率PMOS的栅极电压变化绿色为输出Vo

(4) DC工作点与反馈电压

PS:n12lvt是低阈值MOS管

（5）PSRR与相位曲线：

图：电源电压抑制比PSRR+

图：10uA - 100mA负载电流下的相位裕度

二、论文学习与分析

（1）论文主体结构：

（2）全差分输入级分析：

第一级采用了全差分的折叠式Cascode放大器，并且嵌套了miller补偿。

这种miller补偿我们一般称为cascode Miller补偿，他在切断前馈的同时有利于增益的提高。

（看不懂的可以参考：https://blog.csdn.net/weixin_47569031/article/details/132689861?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522169822376416800215073506%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=169822376416800215073506&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~rank_v31_ecpm-2-132689861-null-null.142^v96^pc_search_result_base5&utm_term=2023%E9%9B%86%E5%88%9B%E8%B5%9B%E5%9B%BD%E5%AE%B6%E9%9B%86%E5%88%9B%E4%B8%AD%E5%BF%83&spm=1018.2226.3001.4187https://blog.csdn.net/weixin_47569031/article/details/132689861?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522169822376416800215073506%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=169822376416800215073506&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~first_rank_ecpm_v1~rank_v31_ecpm-2-132689861-null-null.142%5Ev96%5Epc_search_result_base5&utm_term=2023%E9%9B%86%E5%88%9B%E8%B5%9B%E5%9B%BD%E5%AE%B6%E9%9B%86%E5%88%9B%E4%B8%AD%E5%BF%83&spm=1018.2226.3001.4187）

采样电阻：

对于DC分析来说，由于RDL和RDR连接的是两个栅极，没有电流流过，也就是说M17和M18是二极管式连接，作用就是采样Vd用以下级的电流差分。同时，RDL和RDR可以进行共模反馈用以稳定第一级输出的直流工作点。

（3）BUFFER级分析

Buffer级是一个电流镜结构，主要作用是用以替换传统的源极跟随器的BUFFER结构用来完成极点分裂补偿相位。值得一提的是：这个电流镜是非反向结构。

（4）Power级分析

Power级分析最主要的就是M30的作用，本文没有采用经典的双电阻采样。经过本人对老师（即原作者）的询问，可以不经采样电阻采样，直接反馈令β=1也是可以的。

M22作用：M22本质上是构成一个快速前馈通路，利用他的gm用以进行相位补偿，（降低Q值，降低复杂极点峰值）。当然也有文章说M22构成了弱推挽结构，加大了电流的输出有利于瞬态。

（5）瞬态电流突变影响：

负载端发生很大的瞬态电流突变的时候，Pmos的Vd端要快速下降（电容提供电流导致电压下降）用以增大Id，反馈回第一级输出使得Vgs快速下降，容易将偏置管压入线性区。从而影响主电路的电流分配进而影响第二级BUFFER级的输入电压。

三、误差放大器设计：

既然文章中已经给出了静态电流，我们这直接上手设计静态电流便好了。

同时先分配Vds，从Vds从上往下分别为 400mV 300mV 500mV

400mV：保留0.8V的余量，防止反馈的时候（或电流突变）因为过大的Vd变化导致偏置管进入线性区进而影响主电路的电压。

（1）电流的设计

<1>仿真单管饱和区PMOS，大概知道Vth是多少。

<2>确定Vgs，我一般习惯Vg比Vth大0.1~0.2，同时引入Idc源模拟支路电流500nA情况。

<3>套筒结构经过计算留有大概0.8V的Vd，主要利用Vgs和W/L先调偏置管的Id=1uA，注意文章中的反馈稳定是1V，负载NMOS管的输入端都要保证1V。先确定偏置管W/L后，满慢利用W/L来调节电流。

<4>调节Vd，可以利用增大W/L来降低Vd或者反之，Vd不用调的太精准，800mV±150mV就行了。

（2）主放大结构负载Casecode NMOS管设计。

<1>首先要明确，最底下的两个NMOS是二极管连接，要让Vd大的话只有一种方法，减小W/L（电流恒定下）。

<2>我们假设Vd PM0 = 800mV的情况下，先确定Vbp2的偏压。此时NM12和NM13可以先让W/L=1 让他去分最小的Vds，后面我们再调节。（假定忽略沟长调制效应，Vds不影响Id，那NM11和NM12的Vd变化，从而影响PM12和PM12的Vd变化，而Vs不变。因为Vds对于Id没有影响，你Vd变就变呗，PM12和PM13的W/L和Vov不变电流就不变。）

<3>先调节Vbp2：上面我们也分析了，完全可以放着NM12和NM11不管，因为他不会影响PM0和PM11的Vs，重要的是调节PM13和PM12的W/L和Vgs，这对于PM0和PM1的Vs影响很大，我们通过扫描的方式，确定Vs=800mV左右。

设置W=400n L=400n 对fingers和Vg扫描。