BUCK芯片 virtuoso晶体管级模块分析常见模块晶体管级构成

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分类专栏： BUCK电路设计与virtuoso仿真文章标签： fpga开发 vim 硬件工程科技

于 2023-11-29 15:30:05 首次发布

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这是一篇学习笔记，分析TI公司某款TPS芯片BUCK电路的原理，学习帖子有误敬请指出。

一、SS(soft start)模块

SS模块的核心就是在上电或者初始化的时候改变误差放大器EA的参考输入，以防止过大的ΔV使得开关管的D = 1 产生浪涌电流涌向负载端。

要弄懂SS模块需要先弄懂格雷码。格雷码参考这篇文章，注意他的跳变计数顺序

https://blog.csdn.net/fpga_start/article/details/122652715?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522170123992716800180657524%2522%252C%2522scm%2522%253A%252220140713.130102334..%2522%257D&request_id=170123992716800180657524&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~top_positive~default-1-122652715-null-null.142^v96^pc_search_result_base3&utm_term=%E6%A0%BC%E9%9B%B7%E7%A0%81&spm=1018.2226.3001.4187https://blog.csdn.net/fpga_start/article/details/122652715?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522170123992716800180657524%2522%252C%2522scm%2522%253A%252220140713.130102334..%2522%257D&request_id=170123992716800180657524&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~all~top_positive~default-1-122652715-null-null.142%5Ev96%5Epc_search_result_base3&utm_term=%E6%A0%BC%E9%9B%B7%E7%A0%81&spm=1018.2226.3001.4187可以发现，当格雷码计数到011(7) 下一时刻是100(7 只看后三位) 然后是101(6) 相当于倒转

图：SS 电阻网络软起动模块

由计数器模块生成计数，从000000 -> 111111 后拉高Q1N，表示软起动结束。下面我们来看详细的启动过程。

1.1 初始000000ss模块分析

假设每个19Ω电阻分压1V，电阻只是示意一下

计数器： 000000 高三位000 启动最下面的电阻两路，将该模块的两端并接在次支路上。

第三位：000 电容正极板并联接入R2号电阻，电势叠加0.5V -> 0.75V ->1V 等待下一时刻计数器跳变。

1.2 计数器001100ss模块分析

紧接上文，此时此刻计数器低三位100 准备向高位进位，发生进位后：

高三位：001 启动倒数第二节电阻分压加载至次之路上。 注意电势的极性发生了反向

低三位： 100 ->101 倒着跳变，此时电源极性也颠倒，负负得正，电容电势继续增加

此后过程类似，直至电容电压增加到Vref，软起动终止，接入Vref参考电压。

1.3 仿真结果

二.分频比较（频率折叠）模块

该模块的作用主要是短路保护，将CLK进行1 2 4 8分频，短路的时候用以更低的频率来增加开关周期的关断时间，控制电感电流的下降。

数字控制分频的逻辑这里就不在列出，仅仅列出模拟部分。

三个开环运放用作比较器级联一级施密特迟滞比较器，主要是优化了灵敏度，防止重复触发。

为了省事，可以省去VM0 VM1的两级电流镜改为直接比较送入施密特触发器。

随着VB(Vp)上升,分频逐渐减小，系统开关频率增高。

三、BANDGAP带隙模块

BANDGAP作为整个系统中必备的模块，为几乎须有的支路提供电流基准。

BG模块主要由三部分组成:运放，启动电路，BJT负温度产生

运放：由虚短原则，V+ = V- 这样使得Va = Vb 从而避免了由与电流不匹配导致的电压不匹配，使得Vbe0可以完美的传递给Vbe1 上从而产生负温度系数。

输出Vref = $V_{T}ln8*R_{4} / R1 + V_{EB0}*R_{4} / R2$ 可以通过调节R4来改变Vref

软起动电路：系统没有电流的时候，C1电容电压为0 $M_{12}$ 管导通，为A点注入电流。随着C1电容的充电，Vd抬升，M12逐渐关闭，M11由于Vds = 0 也被迫进入导通但无电流状态。

下面放几张仿真图：

图1：TT工艺角下Vref对温度变化

图2：TT工艺角下PSRR

四、EA误差放大器模块

EA误差放大器的设计是BUCK电路里至关重要的一个模块，带有SS模块的EA一般有三个输入：

FB、Vss（软起动电压）、Vref 。在VSS较低的时候需要和VSS比较，VSS > Vref时，和Vref比

较。EA模块的增益关乎着负载调整率，在尽可能缩减管子的情况下Gain越高越好。

Vss<Vref:

VSS小于Vref时，|Vgs6|>>|Vgs2| 此时，正向输入级的电流主要由Vsoft控制的两个MOS管导通，Vsoft控制的两个MOS管产生的电流远远大于VP1（软起动阈值）和Vref控制的MOS管产生的电流。系统可以等价为一个OTA + 输出级一级Gain boost

Gain Boost在输出级采用Cascode结构用以增加增益

VSS>Vref:

当VSS达到给定的阈值Vp1的时候，在第一部分的内容中，我们设置了Vsoft会发生一级阶跃，阶跃的电压一般远大于Vref。此时，由Vp1和Vref控制的支路提供的电流大于由Vsoft控制的支路产生的电流，软起动模式结束，比较量切换为Vref。

图：开环增益曲线

五、Vcomp钳位电路：

5.1Vcomp下限钳位

由于EA的输出Vcomp是直接和三角波载波比较从而生成PWM，如果某些情况下不对Vcomp进行下限钳位，会导致Vcomp在大部分情况下<载波，从而使得D=0导致系统无法正常启动。

图：Vcomp下限钳位

本质上的钳位电路主题是一个开环的五管OTA，负向输入EA输出的Vcomp，正向输入电压是由 $I_{m6}$ 流经R2确定的Vth = $I_{m6}$ *R2，如果Vcomp大于Vth，开环运放A点电压输出高电平，导通M5从而截止M7，使得Vcomp正常送入比较器。

如果Vcomp<Vth,A点输出低电平，截止M5,导通M7，给Vcomp处的输出节点电容充电，从而抬升Vcomp直至Vcomp= Vth 这样就完成了Vcomp的下限钳位，Vcomp = Vth

5.2Vcomp上限钳位

图：Vcomp上限钳位电路

Vcomp电路比较对象是Vref，输入端并联两个MOS提供大电流和，并联的偏置管使得Vd更加稳定，防止偏置管进入线性区。

如果Vcomp>Vref,A节点输出低电平，导通M1，此时提供Vcomp电压泄放途径，M1->B->Gnd,泄放电压直至Vcomp<Vref从而截止M1管

六、SLOPE斜坡补偿

在CCM工作模态下，D>0.5的时候就需要引入斜坡补偿。

图：斜坡补偿电路主体架构

其中C点是一个斜坡电流输入，可以由电容充放电来描述

如果C点是高电平，则开启M6，此时M5电流的1/2流过M6，使得D处产生斜坡电压。

$V_{D} =\frac{I_{charge} *t}{C} + |V_{GS6}|$

经过电阻R10后可以转化为斜坡电流与Isense进行叠加。

图：C点输入斜坡电压

图：转化完后的斜坡电流

七、自举设计

对于无论是同步BUCK还是异步BUCK，开关管导通的时候都会导致高侧BUCK难以开启，这时候往往会通过一个自举电容，强行给VGS上加一个Vcap的电压以确保高测MOS导通。在高侧导通的时候，HisdeRegulator会消耗Vcap用以维持开关管的导通，如果这个Vcap低于设定阈值，则高侧开关管难以导通，必须强制关闭高侧开关管给Cap充电。