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RSS订阅原创 【IC】Genus怎么写出scanDEF？
仅当使用-common开关时，write_db 命令才会写入scanDEF文件。这是因为只有innovus会使用scanDEF。如果你想用定制选项写出scanDEF，使用invs_scan_def_file来覆盖默认的scanDEF文件。怎么在syn_opt -spatial阶段使用修改过的scanDEF？如果你设置了这个属性，Genus不会写出默认的scanDEF文件。怎么使用write_db 命令写出scanDEF？怎么用定制选项写出修改后的scanDEF？
2025-06-11 17:36:50
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原创 【IC】VLSI电路中的热建模、分析和管理：原理和方法
超大规模集成（VLSI）电路不断增长的封装密度和功耗使热效应成为VLSI设计人员最关心的问题之一。纳米CMOS半导体技术中关键工艺参数的可变性日益增加，导致衬底和金属线温度对器件和互连的可靠性和性能产生更大的影响。最近的数据显示，超过50%的所有集成电路故障与热问题有关。本文简要讨论了互补式金属氧化物半导体VLSI电路中功率耗损的关键来源及其温度关系，以及全芯片温度计算技术，特别注意其对高性能、低功耗VLSI电路设计的影响。论文最后概述了通过片外与片内和静态与自适应方法来提高全芯片热完整性的技术。
2025-06-10 15:35:10
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原创 【IC】多角多模式信号完整性优化
随着工艺节点进入65nm及更先进水平，信号完整性(SI)问题日益突出，表现为串扰噪声、时序违规增多等问题。传统布局布线工具无法有效处理多模式多工艺角(MCMM)分析，导致设计收敛困难。新型解决方案需具备以下能力：从布局阶段开始考虑SI，贯穿整个设计流程；支持MCMM并发分析；采用SI感知布局、时钟网络自动屏蔽等优化技术。Mentor Graphics的Olympus-SoC系统通过创新的MCMM架构，能够同时分析所有模式和工艺角的时序窗口，显著提高了SI收敛效率。该技术已成为解决先进工艺节点SI问题的关键。
2025-06-01 12:19:25
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原创 【IC】chip binning是什么
芯片制造商通过分级(binning)流程将性能不同的晶圆芯片分类销售，这是半导体行业的普遍做法。由于制造工艺的物理限制，每个晶圆生产的芯片性能存在差异。制造商通过测试将完美芯片标为高端型号(如i9)，性能稍差的作为中端产品(如i7)，有缺陷但可用的则关闭部分核心作为低端型号(如i5)。这种分级既能提高晶圆利用率，又能满足不同市场需求。偶尔消费者可能买到"中奖"芯片——本应降级却以完整性能出售的产品。从英特尔CPU到Nvidia显卡，再到高通和苹果的移动芯片，都采用这种分级策略来实现利润最大化。
2025-06-01 11:41:00
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原创 【IC】RTL功耗高精度预测
半导体芯片设计正面临严峻的能源效率挑战，美国能源部报告指出未来需要提升1000倍能效。为实现这一目标，必须在设计早期阶段（架构和微架构层面）就进行功率优化。传统RTL功率分析工具存在三大局限：非时序驱动的快速综合、基于扇出的线载电容估计以及启发式的毛刺功率计算，导致准确性不足。新一代RTL功率分析工具需具备三项关键能力：1）时序感知的综合技术，通过关键路径分析精确调整单元尺寸；2）物理感知的电容估算，结合布局布线技术文件获取真实寄生参数；3）签署级质量功率引擎，支持精确延迟计算和毛刺功率建模。Synopsy
2025-06-01 11:28:42
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原创 【IC】低功耗IC设计：技术和最佳实践
低功耗IC设计技术是现代电子产品延长电池寿命的关键。主要方法包括：1）时钟门控减少动态功耗；2）电源门控关闭闲置模块；3）频率门控优化时钟分配；4）多电压设计分区；5）动态电压/频率调节。设计挑战包括严格的电压降裕度、动态电压降对时序的影响，以及多电压区域管理。有效的功耗分析需要真实的电路活动场景，而非功能验证向量。
2025-06-01 11:09:27
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原创 【IC】BSIM-CMG：用于高级电路设计的标准FinFET紧凑型模型
本文提出了一种改进的FinFET紧凑型模型BSIM-CMG，用于14nm及以下先进工艺节点的电路设计。该模型更新了核心计算框架，统一处理复杂鳍片截面的电荷和电流特性，并整合了体偏置效应、量子限制效应等物理现象。通过引入新的场穿透长度参数，模型精确表征了短沟道效应对阈值电压和亚阈值斜率的影响。文章指出，该模型保持了计算速度和数值稳定性，同时满足工业标准要求，为先进FinFET技术电路设计提供了可靠仿真工具。研究重点包括器件几何效应、电荷量化等物理机理的建模方法。
2025-06-01 10:21:52
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原创 【IC】ASIC 设计流程：什么是 ASIC 设计？
ASIC（专用集成电路）是为特定应用量身定制的集成电路，具有高效性能和低功耗优势。主要分为全定制设计和半定制设计两类，前者功能强大但成本高，后者利用预定义组件降低开发周期。ASIC广泛应用于消费电子、电信、汽车和医疗等领域。其设计流程包括规格定义、架构设计、RTL开发、验证、综合实现、签核和制造等环节。ASIC的优势在于性能优化、节能高效、空间节省和批量生产的成本效益。随着技术发展，ASIC设计需要应对多物理场挑战，选择合适的设计工具至关重要。
2025-05-30 15:05:51
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原创 【EDA】3D-Carbon：面向3D和2.5D集成电路的碳分析建模工具
研究背景集成电路(IC)在Moore定律推动下持续提升性能并降低成本，但全生命周期(制造至废弃)的碳排放问题日益突出。AI等新兴技术依赖IC的同时，信息通信技术已占全球温室气体排放的2.1%~3.9%。当前IC制造阶段的隐含碳(embodied carbon)占比超70%，而3D/2.5D IC虽能提升能效，却缺乏碳排放评估工具。过去方案现有方法存在三类局限：(1) 行业数据库依赖材料/工艺碳排放数据，但数据更新滞后；(2) 基于芯片面积的一阶估算模型过于简化；
2025-05-25 16:14:16
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原创 【AI】OpenCL 和 CUDA C++ 的替代方案怎么样？（人工智能计算的民主化，第 5 部分）
GenAI 或许是新事物，但 GPU 却并非如此！多年来，许多人尝试使用 C++ 创建可移植的 GPU 编程模型，从 OpenCL 到 SYCL，再到 OneAPI 等等。这些是旨在实现 AI 计算大众化的最可行的 CUDA 替代方案，但您可能从未听说过它们——因为它们与 AI 并不相关。这些项目都为计算领域做出了有意义的贡献，但如果我们真心实意地想要解锁未来的人工智能计算，就必须批判性地审视阻碍它们发展的那些错误，而不仅仅是庆祝胜利。
2025-05-25 14:31:56
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原创 【IC】primetime PT进行Physical Aware ECO的流程
基本的纯逻辑 PrimeTime ECO 流程在修复设计规则和时序违规时，无需考虑物理设计信息；而物理感知 ECO 指导流程则会在修复过程中考虑物理信息，从而带来以下优势：• 提高 ECO 修复速度和可预测性• 写出已更改单元的布局位置• 避免调整单元大小时出现较大位移• 插入缓冲区时考虑可用空间、布局密度和走线延迟• 修复违规时执行布线缓冲• 通过最大限度地减少对物理版图的干扰，加快 ECO 收敛速度使用物理感知 ECO 流程需要 PrimeTime-ADV 许可证。
2025-05-22 15:53:14
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原创 【IC】innovus中的DBU相关问题
例如manufacturing grid是0.0005，那么wire的width只能是例如0.125，不能是0.1255。原因是只有宽度是偶数倍时wire的，线的edge和center-line才能在manufacturing grid上。routing layer上的线宽度必须是manufacturing grid的偶数倍。
2025-05-21 18:50:15
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原创 【IC】innovus中highlight出时序路径的方法
使用时候pehl 类似report_timing一样使用，即可highlight出时序路径，非常利于debug timing问题。
2025-05-21 14:56:54
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原创 【AI】一文看懂英伟达的NVLink技术
单GPU可支持多达18个NVLink链接接，总带宽达到1800GB/s，是NVLink 4.0的2倍，是PCIe 5带宽的14倍以上。后来，随着时间的推移，计算机CPU、内存、显卡的性能越来越强大，相互之间传输的数据量也越来越多，PCIe的能力开始出现瓶颈（尽管这个技术也在迭代），传输速率和时延逐渐无法满足需求。有了NVLink之后，NVLink接口可以和一般CPU内存系统的带宽相匹配，让GPU以全带宽的速度存取CPU内存，解决了CPU和GPU之间的互联带宽问题，从而大幅提升系统性能。
2025-05-21 14:40:58
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原创 【AI】CUDA 是主流，但它真的好用吗？（AI 计算民主化，第 4 部分）
CUDA 是否“优秀”取决于使用者的需求和视角。对于在 GenAI 生态系统中工作的 AI 工程师，CUDA 是必不可少的工具，但也带来了版本控制难题、不透明的驱动程序行为和深度平台依赖性。对于为 NVIDIA 硬件编写 GPU 代码的工程师，CUDA 提供了强大的优化，但需要接受实现最佳性能的复杂性。对于希望 AI 工作负载在多个供应商 GPU 上运行的人，CUDA 则是一个障碍。NVIDIA 通过 CUDA 积累了巨额利润，并巩固了其在 AI 计算领域的主导地位，但 CUDA 的复杂性和技术债务也限制了
2025-05-20 19:12:25
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原创 【AI】CUDA 是如何成功的？（AI 计算的民主化，第 3 部分）
如果我们作为一个生态系统希望取得进步，我们需要了解CUDA 软件帝国是如何变得如此主导地位的。理论上，存在替代方案——AMD 的 ROCm、英特尔的 oneAPI、基于 SYCL 的框架——但实际上，CUDA 仍然是GPU 计算领域无可争议的王者。这是怎么发生的？答案不仅仅在于技术卓越——尽管技术卓越也发挥了一定作用。CUDA 是一个开发者平台，它建立在卓越的执行力、深度战略投资、持续性、生态系统锁定，当然，还有一点点运气的功劳。
2025-05-16 15:10:01
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原创 【AI】“CUDA” 到底是什么？（AI 计算民主化，第二部分）
似乎每个人都在去年开始谈论CUDA ：它是深度学习的支柱，是新型硬件难以竞争的原因，也是NVIDIA 护城河和飙升市值的核心。DeepSeek的出现，让我们获得了一个惊人的发现：它的突破是通过“绕过” CUDA，直接进入 PTX 层实现的……但这究竟意味着什么？似乎每个人都想打破这种锁定，但在制定计划之前，我们必须了解我们面临的是什么。本文是 Modular “ AI 计算民主化”系列文章的第二部分。更多信息，请参阅：第一部分：DeepSeek 对 AI 的影响第二部分：“CUDA”到底是什么？
2025-05-14 14:43:48
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原创 【AI】DeepSeek 对 AI 的影响（AI 计算民主化，第 1 部分）
DeepSeek 最近的突破颠覆了人们对人工智能计算需求的假设，表明更好的硬件利用率可以显著减少对昂贵 GPU 的需求。本文是 Modular “ AI 计算民主化”系列的第一部分。更多信息，请参阅：第一部分：DeepSeek 对 AI 的影响（本文）第 2 部分：“CUDA”到底是什么？第 3 部分：CUDA 如何取得成功？第 4 部分：CUDA 是现任者，但它好用吗？第 5 部分：OpenCL 和 CUDA C++ 替代品怎么样？
2025-05-14 14:36:43
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原创 【IC】如何获取良好的翻转数据来改进dynamic IR drop分析？
动态分析的优劣取决于切换场景的优劣。在任何输入 VCD 的情况下，都存在一个挑战，即在 VCD 持续时间内选择一个较小的窗口进行动态压降分析。RedHawk-SC 软件拥有强大的 VCD 名称映射流程和用于执行逻辑事件传播的原生解决方案，以及高效的功耗分析流程，该流程可轻松添加来自其他数据点的输入。首先，获取 VCD 是一项挑战，因为成熟的功能仿真通常只在设计周期的最后阶段进行。与门级或网表级 VCD 相比，RTL VCD 在设计周期的早期阶段即可获得，其持续时间比功能模式更长，而且更容易获取。
2025-05-14 11:58:15
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原创 【EDA】Multi-Net Routing（多网布线）
在VLSI物理设计中，多网布线（Multi-Net Routing）的目标是同时为多个网络（Nets）规划路径，避免布线资源冲突（如导线重叠、拥塞），并优化线长、延迟或拥塞度。第六章的算法覆盖了多网布线的核心挑战：资源竞争、拥塞控制、层约束，从单网筛选到全局优化，为复杂芯片的可靠布线提供了多层次解决方案。随着芯片集成度提升，多网布线的高效算法仍是学术界和工业界的研究热点，尤其在3D IC和先进封装中的应用需求日益增长。将多网布线建模为流网络问题，最小化总拥塞，允许流量分配到多条路径，优化全局资源利用。
2025-04-25 15:49:03
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原创 【EDA】Steiner Routing（斯坦纳布线）
在VLSI物理设计中，斯坦纳布线（Steiner Routing）的目标是在给定一组引脚（Pins）的情况下，找到连接它们的最小线长或最小延迟的路径，允许引入额外的斯坦纳点（Steiner Points）以优化性能。第五章的算法覆盖了从几何线长优化到电学延迟优化的完整 spectrum，为VLSI布线提供了从基础结构到高性能约束的解决方案，是现代EDA工具（如Synopsys StarRC）的核心技术支撑。在给定半径约束下构建最小线长的斯坦纳树，平衡最长路径（半径）和总线长，包括BPRIM和BRBC算法。
2025-04-25 15:45:20
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原创 【EDA】Placement（布局）
在VLSI物理设计中，布局（Placement）的目标是确定电路中每个模块（或门）的位置，以最小化线长、时序延迟或功耗，同时满足面积和拥塞约束。第四章的算法覆盖了从早期分层划分到现代启发式优化的核心方法，为VLSI布局提供了从粗到细的完整流程，是后续布线和物理验证的关键前置步骤。通过二次规划（QP）最小化平方线长，结合分层划分和重心约束，逐步细化模块位置，减少重叠并优化线长。通过递归二分划分电路，每次切割最小化跨分区连接（割集），结合终端传播优化模块位置，减少全局线长。
2025-04-25 15:39:16
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原创 【EDA】Floorplanning（布局规划）
在VLSI物理设计中，布局规划（Floorplanning）的目标是确定芯片上模块（Blocks）的位置和尺寸，确保无重叠且优化面积、线长、时序等指标。第三章的算法覆盖了从传统切片布局到现代非切片布局的核心方法，为后续布局（Placement）和布线（Routing）提供了基础的结构规划，是VLSI物理设计中平衡面积、性能与约束的关键环节。通过数学规划求解软模块（尺寸可变）和硬模块（尺寸固定）的布局，优化面积、线长或满足约束（如固定外形、模块旋转）。
2025-04-25 15:35:20
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原创 【EDA】EDA中聚类（Clustering）和划分（Partitioning）的应用场景
在VLSI物理设计自动化中，聚类（Clustering）和划分（Partitioning）是两个互补但目标和应用场景截然不同的关键步骤，其核心区别如下：角色定位：约束重点：输出形态：典型流程配合：两者在VLSI设计中缺一不可：聚类为划分提供高效的输入，划分确保后续物理实现的均衡性，共同支撑从逻辑设计到物理实现的全流程优化。
2025-04-25 15:25:41
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原创 【EDA】EDA中聚类（Clustering）和划分（Partitioning）
生成簇级网络，可能包含节点复制（Duplication）以优化延迟或连接。：将电路划分为K个大小相近的分区（Partitions），最小化跨分区的连接（割集，Cutsize），或优化其他指标（如延迟、功耗）。：平衡的K-way分区，例如二分（Bipartitioning）或K-way划分，直接为后续布局或布线提供结构化的子电路。：将电路中的门（Gates）分组为簇（Clusters），形成更小的簇级网络，减少后续设计步骤（如划分、布局）的复杂度。
2025-04-25 15:20:26
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原创 【IC】STA计算
它们为具有单个接收器的 π 形互连提供了一种封闭形式，以有效地计算目标电压范围内的有效电容，同时迭代求解接收器输入端的压摆，以从 CSM 接收器模型中获得准确的值。给定一个 input waveform，stage timing calculator 作为 gate-level STA 的主要构建块，通过逻辑门和互连线传播信号和波形，二者决定了延时和转换时间以及每级的到达时间。基于图的 STA 仅传播最差的时序，但通过与路径搜索相结合，基于图的 STA 可以提取所有感兴趣的关键路径。
2025-04-17 19:14:05
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原创 【EDA】仅靠人工智能还不足以进行芯片设计
传统搜索和机器学习的结合可能是未来的发展方向自1971 年Federico Faggin仅用直尺和彩色铅笔绘制出第一款商用微处理器Intel 4004以来，芯片设计已经取得了长足的进步。如今的设计师拥有大量软件工具来规划和测试新的集成电路。但随着芯片变得越来越复杂（有些芯片包含数千亿个晶体管），设计师必须解决的问题也越来越多。而这些工具并不总是能胜任这项任务。现代芯片工程是一个由九个阶段组成的迭代过程，从系统规范到 封装。
2025-03-04 15:19:38
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原创 【IC】温度感知芯片微架构设计
近年来，微处理器的功率密度每三年翻一番 [3， 17]，随着特征尺寸和频率的扩展速度快于工作电压，预计这一速度将在一到两代内增加 [25]。由于微处理器消耗的能量转化为热量，因此热密度的相应指数级增长在可靠性和制造成本方面造成了巨大的困难。在任何功耗水平下，都必须从微处理器芯片表面去除产生的热量，对于当今除最低功率设计之外的所有设计，这些冷却解决方案都变得昂贵。
2025-02-20 11:59:48
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原创 【IC】Pelgrom’s Law-- 佩尔格罗姆定律
特别是在先进工艺下，如果晶体管要做的更小，缩小沟道长度和沟道宽度等指标，则工艺偏差会变大。Pelgrom’s Law-- 佩尔格罗姆定律。
2025-02-13 17:11:52
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Practical problems in VLSI physical design automation
2025-04-25
Hardware Architectures for Deep Learning
2025-01-21
Efficient Processing of Deep Neural Networks
2025-01-21
MSP430G2553 DAC+ADC 简单应用，用nokia 5110显示 CCS6.0编写
2014-09-17
Altium designer 18- PCB Logo Creator
2019-03-05
FPGA/ASIC高性能数字系统设计_part2
2018-09-17
诺基亚5110显示屏 MSP430G2553实例程序 CCS6.0编写
2014-07-21
FPGA/ASIC高性能数字系统设计_part1
2018-09-17
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