跨时钟域的一点疑问

已于 2024-08-22 10:49:34 修改
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文章标签： fpga开发
于 2024-08-22 10:47:30 首次发布
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在测试别人的跨时钟域握手信号时，在第一个红方框处发现bit_in和req同时拉高，这很奇怪，第二个红框那里更奇怪，req信号应该先被第一个bit_in触发才对，结果是第二个bit_in才触发。

参考博客：FPGA跨时钟域处理方法_fpga跨时钟域信号处理-CSDN博客

然后单独写了一个简单的测试代码，验证了if中的信号不会和输出信号同时触发的

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