dither 在ADC中的原理及应用

一、抖动ADC的原理

        与采样过程相比，ADC量化会产生固有噪声。 量化过程中，ADC把连续变化的电平信号转换为离散序列的输出编码，由于分辨位数有限，位于同一数值范围内的电压均会被量化为同一数值，所以量化过程必然导致信息损失（如图1）。在采样率不变的情况下，增加ADC分辨位数可以优化该问题，但这会导致器件成本和复杂性的增加，而且受限。

        以8位分辨率ADC为例，假设ADC采样率为 1Msps，输入信号频率为253kHz，根据仿真结果，ADC对模拟信号量化后明显引入了大量谐波和杂散信号，造成频谱特性显著恶化。图2所示为量化前后信号频谱图对比。

        实际中量化噪声（QN）以 ADC 谱分布的谐波形式出现，谐波或者 QN 的噪声调制产物对于许多模拟数字的转换应用都是有害的，有目的地添加 Dithering 可将量化噪声转换成白噪声，使得 QN与输入信号相关性减弱，或者不再相关，大大减少了QN对谐波分量的贡献，从而有效地降低或抑制了 ADC 的量化噪声对系统性能的影响。

        以一个3位ADC 为例，其转换曲线如图3（a）所示，其中q所代表的幅度差值即为1LSB的量化间隔。若在其中加入一个峰峰值为1LSB的抖动噪声，由于信号加噪声的幅值可能会超过量化门限，使任何一点的输入都有可能对应两个编码，在量化输出结果中多了很多“毛刺”。因为噪声是随机的，所以不同台阶、不同采样周期上的“毛刺”都不一样，图3（b）展示了对多次采样进行平均的结果，该类“毛刺”会集中出现在信号幅度接近阶梯跳变点附近。这种情况下，每级台阶的中心接近输入信号的真实值，取平均不会影响处理结果；而在毛刺多的地方，对信号取平均后会得到比单次采样更接近真实的结果。采取该种方法可以极大优化ADC量化过程中带来的精度误差。通过将Dither信号与待测量信号相叠加，可以减少失真，有效的平滑ADC转换函数，其代价是略微降低信噪比，在实际应用中这种牺牲是值得的。 除优化采样信号的谐波和杂散特性外，当ADC对小信号进行采样量化时，Dither同样可以有效降低 ADC器件因量化失真而带来刻度保真度恶化问题。

二、dither的分类

        宽带小幅度抖动信号峰峰值为1LSB，主要针对宽带交流信号和传递函数较为理想的ADC。由于高速ADC常有明显的非线性误差，窄带抖动信号是一种较为合适的选择，此时抖动信号频率应位于接近奈奎斯特频率的位置以防止干扰正常采样，在信号处理过程中则可以使用合适的数字滤波器来摒除抖动信号。

三、dither的产生

        Dither信号源是一个伪随机信号发生器，在本文所述的设计方法中，使用FPGA来产生伪随机序列码，经过放大-滤波整形-偏置调整后，驱动压控振荡器（VCO）芯片在预设的频率范围内产生振荡信号，实现窄带Dither信号的发生。其电路原理如图5所示，通过FPGA控制直流基准电压分压系数，可以调整VCO输出振荡信号的中心频率，使Dither信号范围落在预设位置。

        输入信号经抗混叠低通滤波器后，通过耦合器叠加Dither抖动信号，然后经差分放大器将单端模拟信号转换为差分信号送入ADC进行采样量化，采样数据经由LVDS总线传输至FPGA完成信号处理。同时，FPGA可通过控制程控衰减器调整信号通路上叠加的Dither信号幅值。

        加入 Dithering 噪声目的一方面是降低 QN 对输入信 号的关联性，另一方面可以使 QN 白化。可以形象地理解 为 QN 在整个频带内被 Dithering“打乱”了，分散的谐波分 量( 总量不变) 大大降低了总的谐波分量损伤。因此，总 的噪声的特征函数可以看成是在 Dithering 噪声作用下 QN 特征函数的累加。

四、抖动的实现方案

五、dither在SAR ADC中的应用

       传统小幅度 dither 技术是直接在ADC 输入信号中引入 dither 噪声。为了不影响 ADC 正常工作状态，在有dither噪声输入情况下，输入信号幅度往往会缩小一点，这样会导致 ADC 实际有效的动态范围变小。这种传统小幅度的 dither 技术常用于流水线型 ADC。流水线型 ADC 是由多个低分辨率的子模数转换器( Sub-ADC) 组成，在进行量化时几个 Sub-ADC 同步工作，可以在每个Sub-ADC加入 dither，同时对每一位的输出数字码起作用。因此，这种 dither技术对于流水线型 ADC效果较好，能够显著改善谐波特性。

       然而，SAR ADC 为串行工作方式，依次从最高位到最低位产生数字码。在对每一位进行量化时，比较器输入电压都是前一位量化完成之后的剩余电压。与高位数字码对应的电压权重相比，加入dither信号幅度相对很小，dither信号导致高位数字码变化的可能性较低。只有在量化特定的电压时，才会对输出结果有影响。基于类似分析，与低位数字码对应的电压权重相比，加入 dither 信号幅度相对很大，dither 信号导致低位数字码变化的可能性较 大。经 MATLAB 仿真验证，在10000次量化 10 位 精度信号中，传统小幅度 dither 使得第 1 ～ 7 位输出 发生变化的电压点数如表 1 所示。

从表 1 可以看出，传统的小幅度 dither 技术对 于 SAＲ ADC 的高位输出影响较小，对 SAＲ ADC 的 低位输出影响较大。但是，高位输出数字码对应电 容失配较大，对谐波分量的贡献也较大; 低位数字码 对应电容失配较小，对谐波分量贡献也较小。因此， 可以认为传统小幅度 dither 技术对于 SAＲ ADC 的 SFDＲ 提升作用非常有限。利用 MATLAB 程序对一 个 10 位精度 ADC 进行仿真，电容单元失配的 1 个 标准差 Sigma 为 0. 5%。如图 1 所示，与不加 dither 的情况相比，加入 dither 对 ADC 的 SFDＲ 影响很小， 只提高了 0. 37 dB.

六、SAR ADC中的改进型dither技术

        本文对传统小幅度 dither 进行了改进，让 dither 作用在大电容上面，使得大电容失配误差与输入信号无关，从而原有大电容失配所产生的谐波被打散.

1.电容阵列

传统电容阵列包 含二进制的电容单元，其具体组成为 512 fF、256 fF、 128 fF、64 fF、32 fF、16 fF、8 fF、4 fF、2 fF、1 fF、1 fF。 在适用于新型 dither 技术的电容阵列中，原有 DAC 中的第 1～3 位电容( 512 fF、256 fF、128 fF) 相加后 拆分为 7 个等大的电容单元( 7×126 fF) ，原有电容 阵列第 4～6 位电容( 64 fF、32 fF、16 fF) 相加后也拆 分为 7 个等大的电容单元( 7×16 fF) ; 此外，为了防 止高有效位( Most Significant Bit，MSB) 电容失配较 大，导致后续量化无法将失配抵消，进而导致量化结 果错误，将最大电容单元设定为 126 fF，而非 128 fF，7 个 2 fF 组成一个冗余电容 14 fF。

2.工作流程

        改进型 dither 技术的工作流程可以分为三个部 分: 采样信号、打乱单元阵列、大电容重组和量化信 号。其中，采样和量化过程与传统模数转换器一致。 基于 dither 技术随机化单元阵列和利用随机化单元 阵列重组大电容是该 ADC 的特有步骤，其发生在采 样信号之后和量化信号之前，可以集成在 MSB 位产 生过程中，既不会占用额外的时钟周期，又不会延长 信号的量化周期和降低采样频率。 在随机化单元阵列中，二进制的伪随机数发生 器会产生三位二进制的随机数，ＲAND_NUM＜2: 0＞。 其对应着 7 种不同电容排列情况。一般地，1 组 7 个电容存在 128 种的随机排列情况，但是，为了平衡 随机化效果和控制电路硬件成本，设计选了 7 种情 况。如表 2 所示，三位随机数和单位电容阵列的排 列情况固定，但是，三位随机数发生次序是随机，由 伪随机数发生器产生。

        在每次量化一个新信号时，随机数发生器产生 一个三位二进制数，确定某一组电容排列方式。在 量化之前，7 个单位电容单元依次组成三个大小不 同的三个电容。也就是说，7 个大小为 126 fF 单位 电容中的第 1 ～ 4 个电容连通，受相同控制信号控 制，组成大小为 504 fF 的最大电容，对应着 MSB 的 产生。第 5 ～ 6 个电容连通，受相同控制信号控制， 组成大小为 252 fF 的第二最大电容，对应中第二位 MSB 的产生。第 7 个单位电容，单独成为第三最大 电容，对应第三位 MSB 的产生。同理，7 个大小为16 fF 单位电容也会以类似方式组成 3 个大小不同 电容，依次产生第 4～6 位。 由于制造工艺误差和版图排布等因素，各个电 容大小都不相同，与理想电容值相比都存在误差。 这些误差包括系统性误差和随机性误差。系统性误 差受特定因素影响，按照某种形式分布; 随机性误差 服从正态分布。在量化过程中，无论系统性还是随 机性误差都会导致量化结果误差，从而影响模数转 换器精度。在传统 SAＲ ADC 中，电容排布固定，输 入信号与误差也会存在固定对应关系，这将导致模 数转换器输出结果产生谐波。在带有改进型 dither 技术的模数转换器中，由于电容阵列的排列顺序是 随机的，其电容失配也是随机的，量化电压也存在随 机性，量化中产生的误差被随机化，频谱中的谐波被 打散，使得 ADC 的 SFDＲ 得到了提升。

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