Verilog语言——HDLBits刷题记录(二)

于 2023-01-07 10:25:03 发布
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分类专栏： Verilog 文章标签： fpga开发
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Verilog语言——HDLBits刷题记录(二)

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Vectors

Vectors
Build a circuit that has one 3-bit input, then outputs the same vector, and also splits it into three separate 1-bit outputs. Connect output o0 to the input vector's position 0, o1 to position 1, etc.

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Vertors in more detail
Build a combinational circuit that splits an input half-word (16 bits, [15:0] ) into lower [7:0] and upper [15:8] bytes.

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Vertor part select
A 32-bit vector can be viewed as containing 4 bytes (bits [31:24], [23:16], etc.). Build a circuit that will reverse the byte ordering of the 4-byte word.
AaaaaaaaBbbbbbbbCcccccccDddddddd => DdddddddCcccccccBbbbbbbbAaaaaaaa

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Bitwise operators
Build a circuit that has two 3-bit inputs that computes the bitwise-OR of the two vectors, the logical-OR of the two vectors, and the inverse (NOT) of both vectors. Place the inverse of b in the upper half of out_not (i.e., bits [5:3]), and the inverse of a in the lower half.

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PS:位操作与逻辑操作的区别

  位操作是两个N字节的向量，向量的每一位都进行操作，最终产生一个N字节的输出

  逻辑操作时两个N字节的向量，只要判断整体的bool值，产生一字节的输出

Four-input gates

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Vector concatenation operator

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Vector reversal 1
Given an 8-bit input vector [7:0], reverse its bit ordering.

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Replication operator
Build a circuit that sign-extends an 8-bit number to 32 bits. This requires a concatenation of 24 copies of the sign bit (i.e., replicate bit[7] 24 times) followed by the 8-bit number itself.

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More replication

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总结

 以上就是这次刷题的记录的啦！！！  可以看出整体的难度也在不断地增大，特别是对英文题目的阅读，还是很有挑战性的！！！！

爱折腾的纬小子
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序列检测器是一种电路，用于检测输入信号序列是否符合某种特定的模式。在Verilog HDL语言中，可以使用状态机来实现序列检测器。以下是一个简单的序列检测器的Verilog HDL代码示例： ```verilog module sequence_detector( input clk, // 时钟信号 input reset, // 复位信号 input data, // 输入数据信号 output reg match // 匹配信号 ); // 定义状态 typedef enum logic [1:0] { STATE_IDLE, // 空闲状态 STATE_S1, // 状态1 STATE_S2, // 状态2 STATE_S3 // 状态3 } state_t; // 定义状态转移表 parameter [3:0] TRANS_TABLE [0:3] = '{4'b0000, 4'b0001, 4'b0010, 4'b0100}; // 定义当前状态变量和下一个状态变量 reg [1:0] state, next_state; // 初始化状态为IDLE initial begin state = STATE_IDLE; end // 定义状态机逻辑 always @ (posedge clk, posedge reset) begin if (reset) begin state <= STATE_IDLE; end else begin state <= next_state; end end // 定义状态转移逻辑 always @ (*) begin case (state) STATE_IDLE: begin if (data) begin next_state = STATE_S1; end else begin next_state = STATE_IDLE; end end STATE_S1: begin if (!data) begin next_state = STATE_IDLE; end else if (data) begin next_state = STATE_S2; end end STATE_S2: begin if (!data) begin next_state = STATE_IDLE; end else if (data) begin next_state = STATE_S3; end end STATE_S3: begin if (!data) begin next_state = STATE_IDLE; match = 1; end else begin next_state = STATE_S3; end end endcase end endmodule ``` 这个序列检测器可以检测输入数据信号是否符合“1101”这个模式。输入数据信号通过data端口输入，匹配结果通过match端口输出。当输入数据信号符合“1101”这个模式时，match信号会被置为1。如果输入数据信号不符合模式，match信号会保持为0。

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