MicroBlaze系列教程（4）：AXI_UARTLITE的使用

最新推荐文章于 2024-08-06 16:48:31 发布
最新推荐文章于 2024-08-06 16:48:31 发布
阅读量2k 收藏 2
点赞数
分类专栏： ISE、Vivado、MicroBlaze系列教程 文章标签： FPGA xilinx MicroBlaze ISE Vivado
公众号：电子电路开发学习。本文为原创文章，转载请注明来源：
本文链接：https://blog.csdn.net/whik1194/article/details/128999224
版权
本文介绍了如何在MicroBlaze中使用AXI_UARTLITE IP核进行串口通信，包括配置AXI-LITE总线、设置波特率和数据位，并提供了C代码示例来控制LED。内容涵盖了IP核添加、中断配置及常用函数的使用。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

文章目录

本文是Xilinx MicroBlaze系列教程的第4篇文章。

AXI_UARTLITE简介

axi_uartlite是Xilinx提供axi-lite接口的通用串口IP核，用AXI-Lite总线接口和用户进行交互，速度可以根据不同的芯片调整，总的来说使用比较简单，收发数据也比自己写的串口驱动程序要稳定，内部有16个字节的收发FIFO，数据位支持5-8位，可配置奇偶校验，可配置波特率。可以自己写AXI-LITE的逻辑代码来驱动，也可以挂载在MicroBlaze处理器总线上，使用C代码来驱动。axi-uartlite支持ISE、Vivado开发环境，支持Xilinx所有的FPGA芯片。本文以串口控制LED为例，介绍axi-uartlite的基本收发函数、中断接收的应用。

MicroBlaze添加串口IP

在MicroBlaze终添加axi_uarlite IP核，并挂载到AXI-LITE总线，双击IP核配置所需的波特率、数据位、校验位等。

了解本专栏 订阅专栏 解锁全文
MicroBlaze系列教程（5）：AXI_UART16550的使用
whik1194的博客
02-12 3804
axi-uart16550是Xilinx的一款串口IP核，支持配置成16450或16550模式，16550和16450是指的早期电脑主板上的串口芯片型号，16550相比于16450多了FIFO，现在已经很少使用。相比于，16550支持1或2位停止位，包括uartlite所有的功能，而且支持在SDK中灵活对波特率、数据、校验方式进行配置。与uartlite不同的是，不能单独指定发送中断和接收中断函数，只有一个中断函数，通过event参数来区分当前是发送或接收中断。
MicroBlaze系列教程：AXI UARTLITE的应用
ZwdvIot的博客
09-26 583
在本教程中，我们将重点介绍MicroBlaze上AXI UARTLITE的使用，这是一种简单的串行通信接口，可用于与外部设备进行通信。在本教程中，我们将重点介绍MicroBlaze上AXI UARTLITE的使用，这是一种简单的串行通信接口，可用于与外部设备进行通信。添加AXI UARTLITE IP核：在Vivado的IP目录中找到AXI UARTLITE IP核，并将其添加到设计中。请注意，本文仅提供了基本的概述和示例代码，实际应用中可能需要根据具体需求进行更多的配置和调整。
ZYNQ PS使用axi uartlite进行串口收发
qq_36365231的博客
12-29 5451
由于使用的ZYNQ PS部分只有两个串口，其中一个还当成了控制台用，串口不够用，于是使用PL的逻辑部分并利用IP核：AXI UARTLITE 为PS增加串口数量，并添加了AXI TIMER。 Vivado和Vitis为2020，PS为裸机使用。 包含以下内容： 1、Vivado的配置 2、axi uartlite代码 3、axi timer代码 4、利用IP核：axi timer，实现类似串口空闲中断的功能，这种思路我在FPGA、单片机和一些软件开发时经常使用，比较方便。 5、使用效果
AXI-UARTLITE研究小结
strawberrypll的专栏
04-08 1717
本文介绍了Xilinx的UARTLITE核的原理及寄存器详解，同时介绍了在PS端使用UARTLITE核的使用步骤及注意事项。具有非常强的工程指导效果
axi_uartlite_ds74125.zip
06-25
在SOC的搭建过程中，CPU通过AMBA规范的AHB-lite总线通过控制模块和外部设备进行数据的交互，这里用Verilog描述了一个串口，实现了CPU和外部设备的数据交换和通信。
【JokerのZYNQ7020】AXI_UARTLITE。
Joker_是小王的博客
03-31 3084
软件环境：vivado 2017.4 硬件平台：XC7Z020 本月的这一篇呢，主要说的是axi_uartlite这个模块，利用这个模块，我们可以将pl部分的pin复用为uart的rx和tx，交给ps来操作，相当于无形之中给ps扩展了许多uart接口，所以特别适用于板子需要跟许多外部串口设备通讯，而ps只有两个uart能同时使用，无法满足需求的情况。这篇里会先说SDK裸机程序怎么跑，后面会说linux下怎么利用这个模块与外部串口设备通讯。 ...
AXI_UART调试说明-PS使用AXI_Uartlite拓展PL端串口资源
小yu宇
11-14 4508
本例程是在xc7z010clg400_1实现，若导入至复旦微电子需更改为xc7z045iffg900-2L （目录中带*号的可略过） 背景：PS端UART资源有限，难以满足实际运用中多串口的需求。 具体方法：PS通过AXI总线调用PL的资源进行UART的拓展，本说明采用vivado自带的IP核AXI Uartlite完成，属于AXI_GPIO。
xilinx axi_uartlite资料
02-02
用于zynq的嵌入式部分的基于axi的串口
AXI Uartlite学习（二）UART LOOP
dongkobe的博客
12-16 1万+
硬件平台：Zedboard 软件环境：Vivado 2015.2  参考例程：xuartlite_low_level_example.c //***************************************************************** 1、UART LOOP工程介绍     本节要在PL中使用AXI Uartlite这个串口IP。这个
MicroBlaze系列教程：AXI_UART16550的应用详解
CodeMaven的博客
09-21 1551
在本教程中，我们将重点介绍如何在MicroBlaze处理器上使用AXI_UART16550 IP核。AXI_UART16550是一种高性能串行通信IP核，它提供了可靠的数据传输和流控制功能。通过学习如何使用AXI_UART16550 IP核，您将能够在嵌入式系统中实现可靠的串行通信。在开始之前，请确保您已经熟悉MicroBlaze处理器的基本知识，并已经搭建好相应的开发环境。步骤1：IP核的添加 首先，我们需要在您的Vivado项目中添加AXI_UART16550 IP核。请按照以下步骤操作：步骤2：IP核
Microblaze_uartlite.rar
10-26
Microblaze_uartlite.rar
基于FPGA的AXI-lite接口 UART设计
03-13
标题中的“基于FPGA的AXI-lite接口 UART设计”指的是在Field Programmable Gate Array（FPGA）上实现通用异步收发传输器（UART）的一种方法，它利用了Advanced eXtensible Interface（AXI）协议的轻量级版本——AXI-...
AXI-LITE使用教程（二）
qq_52538756的博客
08-06 1800
本期文章将讲述xilinx-vivado-AXI-LITE的程序，下期会讲解如何将AXI-LITE植入自己的代码中。
Xilinx AXI Uartlite IP核的使用
热门推荐
Crazzy_M的博客
03-25 2万+
Xilinx AXI Uartlite IP核的使用 说明：通过AXI Uartlite IP核实现FPGA与PC的串口通信。 环境：Vivado2018.3。 IP核：AXI Uartlite(2.0)。 参考手册：pg142-axi-uartlite。 AXI协议资料：AXI 文章目录1.串口通信协议1.1基础知识：1.2串口传输格式1.3深入理解波特率2.串口是怎样传输数据的2.1串口数据解析3.AXI Lite协议3.1 AXI介绍3.2 Uart_AXI_Lite接口3.3 AXI-Lite接口介
Vivado IP核：AXI Uartlite的使用经验分享
weixin_43265132的博客
02-22 1万+
1. IP基本设置 在Vivado中，打开IP Catalog，搜索“uart”： 双击“AXI Uartlite”，进入IP配置界面： 这里可以配置IP的具体参数，设置时钟频率、波特率等，完成后，生成IP即可。 2. IP的时序特点 点击下面的链接可以下载该IP核的官方指导文档： https://china.xilinx.com/support/documentation/ip_docume...
AXI-uartlite IP核快速使用
qq_1096217361的博客
04-29 1万+
文章目录AXI-uartlite IP核简介IP核用户接口端口描述AXI-Lite接口基本使用发送地址或数据读数据AXI-uartlite IP核寄存器介绍简单的AXI-uartlite控制模块 本文属于使用经验总结，未尽之处不必纠结 AXI-uartlite IP核简介 AXI-uartlite 是Xilinx提供的驱动串口的IP核，用AXI-Lite总线接口和用户进行交互，速度根据不同的芯片调...
Xilinx MicroBlaze软核的使用-Uartlite
Crazzy_M的博客
03-28 1万+
Xilinx_MicroBlaze的使用-Uartlite 说明：通过Vivado生成MicroBlaze工程导入SDK实现LED的控制、串口与PC的通信。 环境：Vivado2018.3。 IP核：MicroBlaze。 参考手册： pg142： AXI UART Lite v2.0 文章目录1. MicroBlaze简介2.MicroBlaze设计流程2.1 .新建工程：2.2 创建Block Design3. SDK 1. MicroBlaze简介   MicroBlaze嵌入式软核是一个被Xili
ZYNQ axi_uartlitle IP核扩展232或者422
wangjie36的博客
03-11 5404
嵌入式Linux系统中，串口被看成终端设备(tty），包括3个结构体:uart_driver/uart_port/uart_ops定义在文件 include/serial_core.h中，实现一个uart驱动程序要实现返3个结构体即可。因为串口fifo只有16字节，所以，发送函数先关中断，接着将数据写入fifo中，最后开中断，发送完毕会触发中断，中断函数根据NumBytes、fifo状态和已发送字节数，继续关中断，发送数据，开中断，触发中断，如此循环，直到所有数据都发送完。1，生成 Bit 文件。
axi_uartlite
最新发布
02-17
### AXI UARTLite IP核使用说明 #### 一、IP核概述 AXI UARTLite是一种轻量级的UART接口，适用于简单的串行通信需求。该模块通过AXI Lite总线与处理器或其他控制器相连，支持基本的异步串行通信功能[^1]。 #### 二、添加与配置过程 在Vivado集成开发环境中，可以从IP Catalog中搜索并添加`AXI UARTLite`组件至项目内。完成添加后需对如下几个方面进行适当调整： - **时钟与时序控制**：确保正确连接了系统的全局时钟信号以及必要的复位线路； - **波特率设定**：依据实际应用场景的要求，在属性面板里指定合适的比特传输速度； - **数据帧格式定义**：包括但不限于字符长度（通常为8bit）、停止位数量等细节参数的选择； 对于基于MicroBlaze软核构建的设计而言，还可以进一步优化其外设挂接方式——即将此UART设备直接映射到AXI-Lite总线上以便于访问操作[^4]。 #### 三、硬件连接实例 当涉及到具体电路板上的物理链接部分，则应参照官方文档中的指导来实施PCB布局布线工作。例如，“axi_lite_ipif_ds765”和“AXI UART Lite v2.0 pg142”两份技术手册提供了详细的电气特性描述和技术规格表供开发者查阅参考[^2]。 #### 四、驱动程序编写指南 为了能够顺利地利用上述硬件资源开展编程活动，下面给出一段Python风格伪代码作为示范，展示了如何初始化及发送接收字符串消息的过程： ```python import time class AxiUartLiteDriver: def __init__(self, base_address): self.base_addr = base_address def init(self, baudrate=9600): # 假定存在一个函数可以设置寄存器值 set_register_value(self.base_addr + REG_BAUDRATE_OFFSET, calculate_baud_divisor(baudrate)) def send_string(self, message): for char in message: while not is_transmit_fifo_empty(self.base_addr): # 等待FIFO为空 pass write_to_tx_fifo(self.base_addr, ord(char)) # 发送单个字符 def receive_char(self): while is_receive_fifo_empty(self.base_addr): # 等待有新数据到达 pass return chr(read_from_rx_fifo(self.base_addr)) def main(): uart_driver = AxiUartLiteDriver(0x4060_0000) # 设备基地址假设为固定值 uart_driver.init() # 初始化，默认波特率为9600bps uart_driver.send_string("Hello World!\r\n") # 向终端打印问候语句 received_data = "" start_time = time.time() timeout_duration = 5 # 设置超时时间为五秒 while (time.time() - start_time) < timeout_duration: if not is_receive_fifo_empty(uart_driver.base_addr): received_data += uart_driver.receive_char() print(f"Received data within {timeout_duration}s: '{received_data}'") main() ``` 这段示例代码仅用于教学目的，并未考虑所有可能发生的异常情况处理机制。实际应用当中应当加入更完善的错误检测逻辑以提高可靠性[^3]。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

whik1194

如果对你有帮助，欢迎打赏。谢谢

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值