Verilog编程基础练习

一、3-8译码器

1.在logsim中的电路图

2.真值表

3.在Verilog中使用case语句编程

（1）代码部分
使用数组定义三个线网型变量A0到A2，作为输入；在always里，给变量赋值，变量的类型只能是reg型，所以定义八个寄存器变量Y0到Y7，作为输出。然后执行case语句，输入变量的和从小到大，将对应的低电平值依次赋给输出变量。

（2）RTL原理电路图

分析：不难看出,decoder内部先是将和的值从设置为高电平1，其他7个设置为低电平0，再经过非门进行反向，从而到达对应输出一个低电平0和7个高电平1。

（3）波形图

因为是定义的数组变量并且用case语句进行的编码，所以波形图直接可以自己输入设置对应的二进制数码，然后再其正下方展示编码的结果，操作起来相当简洁，看起来也十分直观。

二、基于上述实验分析并回答下列问题

1.Verilog 综合生成的3-8译码器电路原理图与原始设计电路存在什么差异？ 仿真测试生成的结果是否与真值表一致？

我的理解：
（1）
①Verilog综合生成的3-8译码器采用的是编码方式生成的，在译码器decoder内部隐藏了许多逻辑门，而知给我们展示出了8个用来反向的非门。与logsim中用真值表生成的3-8译码器相比，它没有很多逻辑门与导线交叉相连，看起来更简洁明了，且每个部件都有对应的名称，所以看起来可读性更强。
②除此之外，因为采用的是代码编写进行生成的电路图，所以在编写代码时，我已经提前预知了该输入和输出的个数及变量类型。所以在编写完成运行之后，进行验证时，如果存在错误，我很容易发现自己的错误。并且相对于logsim的电路图，verilog的电路图更易修改，因为只需要修改相应的代码即可，而不用重新连线或者重新写真值表。
③采用verilog代码编写电路图最显著的优点就是灵活性更强，当电路图需要修改的时候，你可以直接修改代码部分重新生成即可，这一点在面对大型电路网络时更能体现其优越性。
④验证方式不同，verilog采用波形图验证，而logsim在电路图中验证。
（2）
在quartus中，经过代码检查和波形图验证，仿真测试生成的结果与真值表一致。

2.Verilog代码设计的3-8译码器模块的输出信号 为何要定义为 reg类型而不用默认wire（导线）类型？改成wire型是否可以？ （即是否可以把 output reg [7:0] out 改为 output [7:0] out） 修改后会出现什么错误？为什么会出错？

我的理解：
wire是线网型变量，主要用于模块之间的/实例之间的信号传输，表示连续逻辑输出，而不是用来保存变量的状态。reg是寄存器型变量，顾名思义，主要用于在程序块中保存变量的状态。除此之外，在always程序块中对变量进行赋值时，变量的类型只能是reg类型。因此，改为wire不可以。

下面是改了之后的代码及报错：

报的错误是：
Error (10137): Verilog HDL Procedural Assignment error at a3_8_decoder.v(14): object “Y” on left-hand side of assignment must have a variable data type.
翻译即：
错误（10137）：a3_8_decoder.v（14）处的Verilog HDL过程分配错误：分配左侧的对象“Y”必须具有可变数据类型。
错误的原因是：分配存在错误，即赋值存在错误，当给左边的Y赋值时，应当是可变的数据类型(reg),而不是不可变的数据类型(wire)。

三、1位全加器与4位全加器

1.(1)verilog中门级描述生成的一个1位全加器

①代码
②RTL电路

(2)logsim中的一位全加器

我的理解：本质上都是依赖逻辑门的真值表进行相加运算。都得先列出真值表。

2.（1）在verilog中采用调用子模块的方式将4个1位全加器级联生成1个四位全加器

①代码

②RTL电路

（2）logsim中的4位全加器

我的理解：verilog中的级联四位全加器更直观，而logsim中如果用级联的方式生成四位全加器太麻烦，在实际操作中用真值表生成效率更高。

3.采用Verilog的行为级方式重新完成上面的1和2

①代码

②RTL电路

4.采用Verilog设计一个8位全加器模块

思路:跟着四位全加器往后面继续级联.
①代码

②RTL电路

。
总结：使用verilog代码编写电路时，与C++有相似之处，但仍存在很大不同。在此后的练习中要弄懂每个器件的原理及其作用，才能在代码编写时运用得更灵活。除此之外，感觉学习电路侧重更偏向使用quartus而不是logsim，logsim在面对大型电路时，无论是直接连线还是真值表生成都存在很大弊端。而用verilog代码编写则体现了其灵活性，即使有错误，改正的时候也很方便。