2020年01月_长弓的坚持

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转载 Verilog中关于case语句的优先级

对于这样的组合逻辑电路 always@(X) case(X) X1: X2: …… endcase 如果分支项包含变量X的所有取值情况，并且互相不重复，那么这样的情况，其实没有必要使用综合指令。（一）“//synthesis parallel_case” 有一些书在介绍case语句时（例如《verilog HDL综合实用教程》）说“case语句的verilog HDL语义表明了选取case分支...

2020-01-05 21:16:18 8634

转载 Verilog中case，casex，casez的区别

在case语句中，敏感表达式中与各项值之间的比较是一种全等比较，每一位都相同才认为匹配。Note: casez与casex语句是case语句的两种变体, 在写testbench时用到，属于不可综合的语句。在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如...

2020-01-05 21:04:47 2574

转载 Verilog HDL基础之：条件语句

if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。Verilog HDL语言提供了3种形式的if语句。（1）无分支。语法形式：if （表达式）语句;例如：if （a > b） out1 = int1; //若a大于b，将int1赋予out1（2）单级分支。语法形式：if（表达式）语句1;e...

2020-01-05 20:58:00 16324

转载介绍SLICEM里的LUT如何形成RAM资源

LUT的原理，实现逻辑函数时，相当于一个ROM将结果预存，然后把通过输入信号当作地址对预存的结果进行寻址。因此同样借助LUT加几个端口，就可以实现RAM。SLICEM里面的LUT就可以用来实现RAM资源。二. 原理介绍SLICEM里面的LUT跟SLICEL里面的LUT相比多了DI2,WA[6:1],CLK,WE这几个端口。做RAM用的时候，其中DI1,DI2是写数据输入端口，O5,O6同样...

2020-01-04 22:20:03 2719

转载初识FPGA CLB之LUT实现逻辑函数

一、概述LUT中文名字叫查找表。以7系列的FPGA为例，每一个Slice里面有四个LUT。FPGA就是通过LUT实现大量的组合逻辑，以及SLICEM里面的LUT还可以构成RAM,Shift Register，以及Multiplexers。这篇文章我们一起来学习LUT如何构成组合逻辑。二、LUT实现原理LUT，中文名字叫做查找表，其原理其实也就是一个一个查找表，根据输入去找到相应位置的信号...

2020-01-04 22:19:02 3680

转载 XILINX FPGA CLB单元汇总 (CLB、LUT、存储单元、Distributed RAM、移位寄存器、多路复用器、进位逻辑(Carry Logic))

浅谈XILINX FPGA CLB单元汇总 (CLB、LUT、存储单元、Distributed RAM、移位寄存器、多路复用器、进位逻辑(Carry Logic))一、概述CLB可配置逻辑块是指实现各种逻辑功能的电路，是xilinx基本逻辑单元。在Xilinx FPGA中，每个可配置逻辑块包含2个Slice。每个Slice 包含查找表、寄存器、进位链和多个多数选择器构成。而Slice...

2020-01-04 22:12:48 7501 1

转载 FPGA资源利用率报告中的LUT和LUTRAM有什么区别

通过Report Utilization查看资源利用率报告时，会生成如下图所示的一个表格。在这个表格中Resource对应的列会有LUT和LUTRAM，那么两者到底有什么区别呢？是包含关系吗？不过，可以断定的是LUTRAM是指将LUT用做分布式RAM/ROM，换句话说是指SLICEM中的LUT被用做了存储单元，那么这里的存储单元是否包含移位寄存器（SRL）呢？为了验证我们看如下一个设计。这...

2020-01-04 21:59:25 16804 4

转载 7系列FPGA逻辑单元理解

7series 逻辑单元理解ug768和ug799文档介绍了7系列芯片中包含的基本逻辑单元，对其中常用的单元，进行下分析。1、IOBUF单元（1）真值表（2）用途 the design element is a bidirectional single-ended I/O Buffer used to con...

2020-01-04 21:45:19 2939

转载 Verilog中基本的数据类型

Verilog中共有19种数据类型。基本的四种类型： reg型、wire型、integer型、parameter型。其他类型：large型、medium型、small型、scalared型、time型、tri型、trio型、tril型、triand型、trior型、trireg型、vectored型、wand型和wor型。这14中数据类型除time外都与基本逻辑单元建库有关。...

2020-01-01 14:33:58 17192

msk调制与gmsk调制

使用matlab进行仿真，编写的非常详细的msk调制与gmsk调制调制程序。这些程序是自己通过各种查资料以及在自己独立的修改下完成的有关于msk、以及gmsk信号的一些特征与性质的仿真分析。

2014-01-13

matlab仿真qpsk gmsk msk fsk qam ask

仿真了通信原理中常用到的调制技术。包括了qpsk gmsk msk fsk qam ask psk oqpsk ssb等。每种调制方式都编写了详细的调制程序。这些程序是自己做毕业设计的时候用到的，仿真结果经受住了老师的检验。因此可以保证每一个程序可以正确的运行以及得到的波形图的正确性。这些程序特别适用于那些做通信原理课程设计以及毕业设计的人。在这里将自己花了很久的时间编写的程序分享给大家，希望能够给大家一定的帮助。

2014-01-13