【电路笔记】-JK触发器

JK触发器

JK 触发器与 SR 触发器类似，但当 J 和 K 输入都为低电平时，状态不会改变。

1、概述

与 JK 触发器不同，基本的 S-R NAND 触发器电路在时序逻辑电路中有许多优点和用途，但它存在两个基本的切换问题。

1. 必须始终避免 Set = 0 和 Reset = 0 的条件（S = R = 0）
2. 如果 Set 或 Reset 在启用（EN）输入为高电平时改变状态，则可能不会发生正确的锁存动作
   因此，为了克服 SR 触发器设计中的这两个基本设计问题，开发了 JK 触发器。

这种简单的 JK 触发器是所有触发器设计中最广泛使用的，被认为是一种通用的触发器电路。标有“J”和“K”的两个输入不是其他词如“Set”和“Reset”的缩写字母，而是由其发明者 Jack Kilby 选择的自主字母，以区别于其他类型的触发器设计。

JK 触发器的顺序操作与之前的 SR 触发器完全相同，具有相同的“设置”和“重置”输入。这次的区别在于“JK 触发器”没有无效或禁止的输入状态，即使 S 和 R 都处于逻辑“1”。

JK 触发器基本上是一个带有时钟输入电路的门控 SR 触发器，可以防止当 S 和 R 输入同时等于逻辑电平“1”时发生的非法或无效输出条件。由于这个额外的时钟输入，JK 触发器具有以下四种可能的输入组合：“逻辑 1”，“逻辑 0”，“无变化”和“切换”。JK 触发器的符号与之前教程中看到的 SR 双稳态锁存器的符号相似，只是增加了一个时钟输入。

图1：基本 JK 触发器

之前的 SR 双稳态的两个输入 S 和 R 现在分别被两个称为 J 和 K 的输入所取代，这是以它的发明者 Jack Kilby 的名字命名的。因此，这等同于：J = S，K = R。

门控 SR 双稳态的两个 2 输入与门现在被两个 3 输入 NAND 门所取代，每个门的第三个输入连接到 Q 和 $\overline{Q}$ 的输出。SR 触发器的这种交叉耦合允许先前无效的条件 S =“1”和 R =“1”状态被用来产生“切换动作”，因为两个输入现在被互锁了。

如果电路现在是“设置”状态，J 输入通过下面 NAND 门的“0”状态被 $\overline{Q}$ 抑制。如果电路是“重置”状态，K 输入通过上面 NAND 门的“0”状态被 Q 抑制。由于 Q 和 $\overline{Q}$ 总是不同的，我们可以使用它们来控制输入。当 J 和 K 输入都等于逻辑“1”时，JK 触发器会如下所示的真值表进行切换。

JK 功能的真值表

然后，JK 触发器基本上是一个具有反馈的 SR 触发器，它只允许其两个输入端中的一个，在正常切换下要么是 SET 要么是 RESET 处于活动状态，从而消除了之前在 SR 触发器电路中看到的无效条件。

然而，如果 J 和 K 输入都为高电平逻辑“1”（J = K = 1），当时钟输入变为高电平时，电路将“切换”，因为它的输出切换并改变状态，相互补充。这导致 JK 触发器在两个端子都为“高”时更像一个 T 型切换触发器。然而，由于输出被反馈到输入，这可能导致 Q 处的输出在一次互补后连续在 SET 和 RESET 之间振荡。

虽然这个 JK 触发器电路是时钟同步 SR 触发器的改进，但如果输出 Q 在时钟输入的定时脉冲有时间“关闭”之前改变状态，它也会遇到称为“竞赛”的时序问题。为了避免这种情况，必须尽可能保持定时脉冲周期 (T) 短（高频率）。由于使用基本 NAND 或 NOR 门构建的基本 JK 有时无法实现这一点，因此开发了更先进的主从（边沿触发）触发器，这些触发器更稳定。

2、主从 JK 触发器

主从触发器通过使用两个串联连接的 SR 触发器消除了所有时序问题。一个触发器充当“主”电路，在时钟脉冲的上升沿触发，而另一个充当“从”电路，在时钟脉冲的下降沿触发。这导致两个部分，即主部分和从部分，在时钟信号的相反半周期期间被启用。

TTL 74LS73 是一个双 JK 触发器 IC，它包含单个芯片内的两个单独的 JK 型双稳态，使得可以制作单个或主从切换触发器。其他此类 IC 包括具有清零功能的 74LS107 双 JK 触发器、74LS109 双上升沿触发 JK 触发器和具有预设和清零输入的 74LS112 双下降沿触发器。

74LS112 双下降沿触发器

其他流行的JK触发器

3、主从配置

主从触发器基本上是两个门控 SR 触发器以串联配置连接在一起，其中从触发器具有一个反相的时钟脉冲。来自“从”触发器的 Q 和$\overline Q $输出被反馈到“主”的输入，而“主”触发器的输出连接到“从”触发器的两输入。这种从从输出到主输入的反馈配置赋予了以下所示的特征切换。

主从配置

输入信号 J 和 K 连接到门控“主”SR 触发器，当时钟（Clk）输入为逻辑电平“1”时的“高”电平时，它会“锁定”输入条件。由于“从”触发器的时钟输入是“主”时钟输入的反相（补码），因此“从”SR 触发器不会切换。当时钟输入变为逻辑电平“0”的“低”电平时，门控“从”触发器只会“看到”“主”触发器的输出。

当时钟为“低”电平时，“主”触发器的输出被锁存，其输入的任何额外变化都被忽略。门控“从”触发器现在响应“主”部分传递过来的输入状态。

然后在时钟脉冲的“低到高”转换时，“主”触发器的输入被传送到“从”触发器的门控输入，在“高到低”转换时，相同的输入反映在“从”的输出上，使得这种类型的触发器成为边沿或脉冲触发。

然后，当时钟信号为“高”电平时，电路接受输入数据，并在时钟信号的下降沿将数据传递到输出。换句话说，主从JK触发器是一个“同步”设备，因为它只在时钟信号的定时下传递数据。

在接下来的关于时序逻辑电路的文章中，我们将研究用作波形发生器的多谐振荡器，以产生切换时序电路的时钟信号。