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开源硬件
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青春不常在,
思路决定出路
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modelsim脚本仿真
modelsim脚本仿真modelsim软件应该是FPGA开发,数字IC设计上必不可少的仿真工具,那么会用脚本也是很重要的技能。这里对modelsim脚本仿真做一个记录,方便以后查阅。# 退出当前仿真quit -sim# 创建一个新的 work 库vlib work# 将目前的逻辑工作库work和实际工作库work映射对应vmap work work# 编译文件vlog ./../src/*.vvlog ./../sim/*.v# 无优化simulation原创 2021-10-04 20:58:39 · 573 阅读 · 1 评论 -
FPGA verilog基本外设练习(六)- 以太网通信模块
以太网模块1、实验任务上位机通过网口调试助手发送数据给FPGA,FPGA开发板通过以太网接口接收数据,并将接收到的数据发送给上位机,完成以太网数据的环回。2、程序设计系统框图通过以太网相关协议和MII接口可知,我们只需要把数据封装成以太网包的格式通过MII接口传输数据即可。根据实验任务,以太网环回实验应该有一个以太网接收模块和发送模块,因为发送模块里面有CRC校验,还需要一个以太网发送CRC校验模块;为了在其他工程方便的调用以太网的程序以提高想项目的开发效率,我们把上面的三个模块封装成一个UDP原创 2021-05-03 23:11:28 · 4396 阅读 · 0 评论 -
HDLbits做题笔记-Arithmetic Circuits
Arithmetic Circuits3-bit binary add使用3个全加器的实例来创建一个3位二进制加法器。这个加法器添加了3bits的数和一个进位来产生3bits的求和结果和进位。分析,由全加器真值表可以得到逻辑表达式。module top_module( input [2:0] a, b, input cin, output [2:0] cout, output [2:0] sum ); integer i; always@(*)be原创 2021-04-02 22:09:39 · 273 阅读 · 0 评论 -
FPGA verilog基本外设练习(四)
FIFO 使用在做工程时候,难免需要存储很多数据,今天继续介绍存储数据的工具FIFO存储器。FIFO(first -in - first- out)FIFO一般用来不同时钟域之间的数据循传输,也常用于实现不同位宽的接口的数据匹配。程序设计,向FIFO中写入256个数据,并且从FIFO中读出这256个数据,并验证读出数据是否相同。系统框图:下面是使用FIFO IP核的详细使用步骤。FIFO ip核调用这里采用读写时钟不一样,上面一栏会出现DCFIFO1和DCFIFO2,接下来继续配置。原创 2020-11-06 14:32:27 · 494 阅读 · 0 评论 -
FPGA verilog基本外设练习(二)
FPGA verilog基本外设练习(二)前面一节()讲述了PLL锁相环分频以及倍频的具体配置流程,那么在我们的工程项目中,有时考虑到设计方案,比如要更节约资源,减少面积的使用,需要我们自己做一个分频器,那也不在话下!(注意如果需要倍频就只能用PLL了)...原创 2020-11-05 14:08:56 · 310 阅读 · 0 评论 -
FPGA verilog基本外设练习(一)
最近准备系统练习一下FPGA的基础知识,做一个简单的学习记录。使用开发板为黑金开发板(ALTREA EP4CE6F17CBN),仿真软件为quartus 13.0 和 modelsim10.4。前面学习过led 按键 和数码管,有机会再把学习记录补上,今天主要练习PLL锁相环。(因为想要系统练习一下,方便以后查看,所以步骤可能记录的比较详细,哈哈)PLL倍频输出一、创建工程新建文件夹如下,用来存放我们之后的文件,分类明确。工程路径和工程名称。创建完工程之后,添加PLL IP核:原创 2020-10-23 22:27:25 · 1269 阅读 · 0 评论