FPGA verilog基本外设练习（四）

FIFO 使用

在做工程时候，难免需要存储很多数据，今天继续介绍存储数据的工具FIFO存储器。FIFO(first -in - first- out)
FIFO一般用来不同时钟域之间的数据循传输，也常用于实现不同位宽的接口的数据匹配。
程序设计，向FIFO中写入256个数据，并且从FIFO中读出这256个数据，并验证读出数据是否相同。
系统框图：

下面是使用FIFO IP核的详细使用步骤。

FIFO ip核调用

这里采用读写时钟不一样，上面一栏会出现DCFIFO1和DCFIFO2，接下来继续配置。






IP核配置完成之后，我们需要编写fifo读模块和FIFO写模块。下面是源码：

FIFO 写模块 fifo_wr.v

module fifo_wr(
    input                       clk,
    input                       rst_n,

    input                       wrempty,        //写空信号
    input                       wrfull,        //写满信号
    output reg [7:0]            data,           //写入fifo的数据
    output reg                  wrreq           //写请求

);

reg [1:0]