FPGA verilog基本外设练习（二）

FPGA verilog基本外设练习（二）

前面一节（https://blog.csdn.net/WYH19951010/article/details/109249255）讲述了PLL锁相环分频以及倍频的具体配置流程，那么在我们的工程项目中，有时考虑到设计方案，比如要更节约资源，减少面积的使用，需要我们自己做一个分频器，那也不在话下！（注意如果需要倍频就只能用PLL了）

偶数分频

这里我们采用modelsim进行仿真验证。具体创建工程文件方法请见上一篇博客。我们把50M系统时钟进行10分频，得到5M的一个输出时钟，这里直接给出代码，进行10分频，我们只需要使用一个计数器cnt来做时钟翻转，当cnt计数到10/2-1时，clk_div10翻转一次，得到5MHz的输出时钟。首先是源文件：

module  even_fre_div(clk, rst_n,clk_div10);
input               clk;
input               rst_n;
output              clk_div10;

parameter           MAX_NUM = 8'd5;
reg  [7:0