FPGA verilog 内部存储器SDRAM的使用

最新推荐文章于 2024-07-18 13:13:04 发布
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分类专栏： 数字存储示波器设计 fpga Signal Tap II 文章标签： fpga sdram verilog
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本文介绍了在FPGA中使用Verilog操作SDRAM的实践经验，包括SDRAM模块的功能、SDRAM的基本概念和时序图。重点讨论了在实际操作中遇到的模式寄存器配置错误、突发长度限制等问题，并提供了解决问题的方法和注意事项，以帮助读者避免类似错误。
摘要由CSDN通过智能技术生成

SDRAM模块的使用

模块功能：

实现SDRAM存储128M字节的数据，并且其它模块每来一个使能信号，可以从SDRAM中读出1024个字节的数据，通过Signal Tap 观察读出的数据是否等于写入的数据。

SDRAM介绍以及引脚时序图

本人在第一次使用SDRAM存储器时，觉得下面这一篇博客整理的很详细，反复阅读了几遍，在这里引用一下：
链接: SDRAM详细介绍.博客对SDRAM的概念以及内部结构、怎么写入、读取介绍的及其详细。具体的SDRAM初始化操作这里不做过多介绍，个人认为没有特殊需要，可以直接拿现成的IP来用。下面以正点原子的为例官方例程.，总结一下我使用该模块时候遇到的坑，浪费了自己很多时间，不过人就是在寻找错误中成长的。

操作SDRAM遇到的问题

1、由于阅读手册不清晰，导致对模式寄存器理解不深入，SDRAM写入和读取都是以一个突发长度为单位的。只要指定起始地址与突发长度，内存就会依次自动的对后面相应数量的存储单元进行读写操作，而不再需要控制器连续的提供列地址。（这里不要有这一种想法，先设置SDRAM的行地址再设置SDRAM的列地址将它们作为SDRAM写或者读的起始地址。这种想法如果按照正点原子的教程那是错误的。你可以仔细看一下顶层文件，最大最小地址长度设置为24

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进入空闲状态后，至少需要执行两个周期的自动刷新命令，自动刷新命令完成之后，就可以对 SDRAM 进行加载模式寄存器了，因为模式寄存器上电后处于未知的状态，因此在执行任何的操作命令之前必须加载模式寄存器，在需要的时候，在模式加载完成后可以执行两次自动刷新命令。和其他芯片比，比较少见的是时钟使能引脚、数据掩码的概念。2.对于 SDRAM 的读写是以突发的方式进行的，即对 sdram 的获取（读或者写）是从一个指定的地址开始，并按照编程好的数量(长度，即很多手册中写到的BL)的地址，以编程好的数据顺序读写数据。
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SDRAM是个啥？ SDRAM（Synchronous Dynamic Random Access Memory），同步动态随机存储器。 同步 是指 Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准。 动态 是指存储阵列需要不断的刷新来保证存储的数据不丢失，因为SDRAM是通过电容来中存储数据，而电容自然放置状态是会有放电的，为了保证SDRAM中的数据不丢失，所以SDRAM需要在电容的电量放完之前进行刷新。 随机 是指数据不是线性依次存储，而是自由指定地址进行数据的读写。 SDRAM
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没有什么事都是一帆风顺的，学业，感情。。。让人学会了很多但是又让人难以忘怀。。。人生路上起起伏伏，并不是真心的付出就可以得到相同的回报，有时候可能还会恰恰相反。。。 好了，负面情绪就不带给大家了，博主还是来讲sdram吧。其实博主搞了3，4天才搞明白sdram的大体流程，其实主要是被那么多的地址线啊，各种工作条件给懵逼了，其实学下来发现也就不过尔尔有一个规律可循，以及知道了看数据手册的必要。不过...
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