FPGA verilog基本外设练习（一）

最近准备系统练习一下FPGA的基础知识，做一个简单的学习记录。
使用开发板为黑金开发板（ALTREA EP4CE6F17CBN），仿真软件为quartus 13.0 和 modelsim10.4。
前面学习过led 按键 和数码管，有机会再把学习记录补上，今天主要练习PLL锁相环。（因为想要系统练习一下，方便以后查看，所以步骤可能记录的比较详细，哈哈）

PLL倍频输出

一、创建工程
新建文件夹如下，用来存放我们之后的文件，分类明确。

工程路径和工程名称。
创建完工程之后,添加PLL IP核:






接下来一直next,直到：


然后依次按照上面的步骤创建50M ,25M的时钟。最后点击finish，完成创建。