Verilog HDL Syntax And Semantics

Lexical Conventions // 词法约定

	White Space //空格
	Examples of White Spaces //空格举例
	Comments //注释
	Examples of Comments // 注释举例
	Case Sensitivity //大小写敏感
	Examples of Unique names //名字的唯一性举例
	Identifiers //标识符
	Examples of legal identifiers //合法的标识符
	Escaped Identifiers //转义标识符
	Examples of escape identifiers  //转义标识符举例

Numbers in Verilog //Verilog HDL中数字

	Integer Numbers // 整型数字
	Example of Integer Numbers  //整型数字举例 Example of Integer Numbers  //整型数字举例
	Real Numbers  //实型数字
	Example of Real Numbers //实型数字
	Signed and Unsigned Numbers   //有符号数和无符号数
	Examples         //举例

Modules            //模块

	Ports   //端口
	Examples : Port Declaration // 端口声明举例 Examples : A complete Example in Verilog   // 完整的Verilog程序实例 Modules connected by port order (implicit)   //模块按端口的顺序进行隐式链接 Modules connected by name    //模块通过端口名字进行链接 Instantiating a module         //实例化一个模块 Schematic                         //电路原理图

Port Connection Rules          // 端口的链接规则

	Example - Implicit Unconnected Port //隐式地端口链接规则举例
	Example - Explicit Unconnected Port //显示的端口链接规则举例

Hierarchical Identifiers //层次化的标识符

Example //举例

Data Types //数据类型

	Types of Nets //网线类型
	Example - wor    //or型wire举例 Example - wand // and型wire举例 Example - tri     //三态tri型wire举例 Example - trireg //trireg型wire举例
	Register Data Types //寄存器类型

Strings    //字符串类型

	Special Characters in Strings //字符串中的特殊字符
	Example //举例

the above original link:http://www.asic-world.com/verilog/syntax.html