013 Cadence IC Virtuoso简介

Virtuoso System Design Platform

统一的系统级IC和封装设计平台。

Cadence® Virtuoso® 系统设计平台是一个基于系统的整体解决方案，提供了从单个原理图驱动IC和封装的仿真以及LVS（Layout Versus Schematic，布局与原理图验证）干净布局的功能。 有两个关键流程：实现和分析。

实现的工作流是使用Virtuoso Schematic Editor创建IC封装原理图，然后将原理图转移到Cadence SiP Layout进行物理布局，除此之外，还可以生成和验证库单元，输出BOM（bill of materials，材料清单），进行LVS验证（Layout Versus Schematic checking，布局与原理图验证）。

分析的工作流是提取和仿真系统（IC-封装-PCB）任何布局状态下的任何部分。而且还可以为PCB和IC封装布局自动生成原理图，为IC模型或原理图绑定封装，使用Virtuoso ADE Product Suite和Spectre® Multi-Mode Simulation接口构建测试文件（testbenches）对系统进行仿真。从PCB和IC封装布局中提取的Cadence Sigrity™模型会自动匹配到生成的原理图中。

感觉就是从IC到封装到PCB都可以做，从原理图到模型到仿真也可以做。

Design input

• Design libraries including parasitic models (SPICE and S-parameters)
• Virtuoso Layout Suite die
• Allegro PCB/package layout
• Sigrity models representing parasitic models of the traces and components on the PCB/package
• Device models of SMD’s SiP layout
• Virtuoso Schematic Editor schematic
• Parasitic-aware simulation schematic
• Footprint of dies designed in Virtuoso Layout Suite

Verilog仿真器

• Verilog-XL：解释仿真器
• NC_Verilog：编译仿真器，将Verilog编译成C程序，再编译成仿真器
• VCS：Synopsys的仿真器

https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/ic-package-design-analysis/virtuoso-system-design-platform-ds.pdf