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FPGA
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oFFCo
变是不变,朝闻道,夕死可?
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vsimk is exiting with code 211
vsimk is exiting with code 211原创 2022-09-01 11:18:09 · 743 阅读 · 2 评论 -
win10 anaconda安装cocotb
win10 anaconda安装cocotb,win10安装cocotb,'cl.exe' failed with exit code 2原创 2022-04-19 19:10:45 · 1510 阅读 · 1 评论 -
[BD 41-1377] Network address is occupied by different peripherals
[BD 41-1377] Network address <0xC0000000 [ 512M ]> is occupied by different peripherals, </zynq_us_ss_0/zynq_us/SAXIGP3/HP1_QSPI> in </S1_AXI_RD> and by </zynq_us_ss_0/zynq_us/SAXIGP2/HP0_QSPI> in </S_AXI_RD>. This is illegal原创 2021-01-04 09:35:04 · 1003 阅读 · 0 评论 -
[DRC RTSTAT-1] Unrouted nets: 1 net(s) are unrouted
[DRC RTSTAT-1] Unrouted nets: 1 net(s) are unrouted. The problem bus(es) and/or net(s) are system_i/dru_clk/gt_refclk_buf/U0/IBUF_OUT[0].CRITICAL WARNING: [Route 35-54] Net: system_i/dru_clk/gt_refclk_buf/U0/IBUF_OUT[0] is not completely routed.Resoluti原创 2020-12-02 09:37:47 · 11965 阅读 · 0 评论 -
vivado生成和调用edf网表文件
1、把需要生成网表模块文件set as top 。2、设置project setting如下, Options中将-flatten_hierarchy设为full,意思是模块综合后的层次结构全部为平级,只剩下顶层,这样产生的网表文件就不易被查看到层级关系了,可详见UG901的第11页,这里选择默认的rebuilt模式,网上推荐选择full导致导致生成的edf文件识别失败。 More Options选项设置为-mode out_of_context,原因是因为Vivado在综合的时候会...原创 2020-08-06 19:43:21 · 7759 阅读 · 0 评论 -
secureCRT无限循环脚本
产品在测试过程中发现反复切换ip地址,会有小概率画面卡停或者图像变灰,构建securecrt ip自动切换按钮脚本如下,但是该按钮脚本无法无限循环测试。/app/spi_gpio_decoder write 0x28 0x01000000\r/app/spi_gpio_decoder write 0x2c 0xc0a80115\r/app/spi_gpio_decoder write 0x2a 0xc0a8010a\r/app/spi_gpio_decoder write 0x28 0x01000原创 2020-06-17 17:35:15 · 7038 阅读 · 0 评论 -
Error: (vlog-2892) Net type of 'i_yc422' must be explicitly declared.
Error: (vlog-2892) Net type of 'i_yc422' must be explicitly declared.modelsim仿真报错可能原因有两个1、是sv文件,使用了logic或者 signed需要指定为sv2、使用了verilog错误检测宏定义`default_nettype none,会导致很多细节要求...原创 2020-04-07 17:09:11 · 997 阅读 · 0 评论 -
[DRC 23-20] Rule violation (REQP-1712) Input clock driver - Unsupported PLLE2_ADV connectivity.
[DRC 23-20] Rule violation (REQP-1712) Input clock driver - Unsupported PLLE2_ADV connectivity. The signal plle2_u/clk_out1 on the plle2_u/pll_test_inst/CLKIN1 pin of plle2_u/pll_test_inst with COMPEN...原创 2019-12-25 14:15:38 · 4846 阅读 · 0 评论 -
[Opt 31-67] Problem axi_interconnect RTL报错
[Opt 31-67] Problem: A LUT2 cell in the design is missing a connection on input pin I0, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was...原创 2019-09-10 10:13:09 · 2129 阅读 · 1 评论 -
更新hdf之后无法找到接口映射
问题:修改vivado工程,添加新的模块后,没有自动生成驱动,更新hdf之后无法找到映射接口,对应头文件无法找到报错,An error has occurred. See error log for more details.(SwPlatform) Failed to call setDriverReason: ERROR: [Common 17-55] 'set_property' e...原创 2019-09-02 20:01:02 · 2000 阅读 · 0 评论 -
linux虚拟机vivado xilinx_platform_cable_usb locked by another hw_server
安装驱动cd /opt/Xilinx/SDK/2018.1/data/xicom/cable_drivers/lin64/install_script/install_driverssudo ./install_drivers下载报错[Labtoolstcl 44-494] There is no active target available for server at loca...原创 2019-08-13 20:34:47 · 1695 阅读 · 0 评论 -
pal制视频格式
为何NTSC制为每秒30帧,而PAL制式每秒25帧,这是因为采用NTSC的国家的市电为110V\60HZ,所以电视里的场频信号直接就取样了交流电源的频 率60HZ,因为两场组成一帧,所以60除以2等于30正好就是电视的帧数了,而我国的市电为220V\50HZ,所以原因同上就是每秒25帧了原创 2017-11-18 13:10:53 · 9011 阅读 · 0 评论 -
flash代替epcs
W25Q32JV烧写步骤在nios2-flash-override。txt文件下加入下面表述[EPCS-EF4016] #W25QJV(Eon-lead-free)sector_size = 65536;sector_count = 64;在altera_avalon_epcs_flash_controller.c文件下加入下面代码else if((flash->si原创 2017-11-18 13:14:50 · 6140 阅读 · 0 评论 -
altera FPGA时序工程约束主要命令
时序约束命令时钟的约束关于时钟的约束命令:create_clock-name clk-period 10.000[get_ports{clk}]derive_pll_clocks //当约束了主时钟之后加上这句话就不用逐一约束pll时钟啦derive_clock_uncertaintycreate_generated_clock //当 FPG原创 2017-11-18 16:32:13 · 1659 阅读 · 0 评论 -
Debussy与modelsim仿真问题(systemverilog和verilog)
1.# ** Error: ../../code/Rtl/send_to_lvds_n.v(167): A begin/end block was found with an empty body. This is permitted in SystemVerilog, but not permitted in Verilog. Please look for any stray sem...原创 2018-09-25 20:11:49 · 3059 阅读 · 1 评论 -
centos7消除JavaEmbeddedFrame
1、安装vivado2017.4之后出现JavaEmbeddedFrame检查可能是由于开机启动xilinx information center,通过打开xilinx information center并禁止掉开机启动,问题解决。2、隐藏JavaEmbeddedFrameAs this still was an issue for me – Ubuntu 17.10 artful ...原创 2018-09-05 13:13:00 · 1449 阅读 · 0 评论 -
centos安装vivado2017.4 cable 驱动
centos安装vivado2017.4 cable 驱动root权限 cd ~/opt/pkg/vivado/SDK/2016.4/data/xicom/cable_drivers/lin64/install_script/install_drivers ./install_drivers原创 2018-09-05 14:43:18 · 2043 阅读 · 0 评论 -
verilog的模块端口支持数组
// pack 2D-array to 1D-array`define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST) \ generate \ genvar pk_idx; \ for (pk_idx=0; pk_idx<(PK_LEN); pk_idx=...转载 2018-09-25 20:16:02 · 6613 阅读 · 1 评论 -
Warning (332060): Node: <node> was determined to be a clock but was found without an associate
create_clock -name {Spi_Interface:Spi_Interface_U0|spi_master:spi_master_u0|sck} -period 500.000 [get_registers {Spi_Interface:Spi_Interface_U0|spi_master:spi_master_u0|sck}]原创 2018-09-25 20:17:13 · 4606 阅读 · 0 评论 -
a5 transceiver 信号vod和预加重调整关系
原创 2018-09-25 20:18:00 · 394 阅读 · 0 评论 -
modelsim仿真加速注意点
下面说一下我的使用方法(我一般是在linux下使用,考虑到大家大部分都使用windows,所以下面举的例子为windows下的使用方法):1.建立modelsim子目录2.第一次运行时,还是需要先到modelsim的gui一下执行vlib –work,以后就不需要了3.在modelsim子目录建立 run.bat文件, 内容如下(大家更具自己的环境,要做适当修改) vlog -incr...原创 2018-09-25 20:19:44 · 6199 阅读 · 0 评论 -
petalinux使用报错
[pcd@localhost ax_peta]$ petalinux-config --get-hw-description ../SG400_top_hw_platform_1INFO: Getting hardware description...cp: omitting directory ‘/home/pcd/peta_prj/SG400_top_hw_platform_1/cache...原创 2018-09-25 20:23:50 · 5321 阅读 · 4 评论 -
Quartus II防止信号被综合
在一些应用中,有些特定的信号我们需要保留,用于进行采集检测,而综合器会自动优化把它综合掉,那么,应该怎样告诉综合器,不让它优化掉我们需要保留的信号呢?对这种情况的处理是增加约束,共有2种情况:1、需要保留的信号是引线Verilog HDL—定义的时候在后面增加/* synthesis keep */。例如:wire keep_wire /* synthesis keep */; ...转载 2018-10-11 17:21:48 · 4937 阅读 · 0 评论 -
奇偶校验,异或校验,和校验,nios串口校验
1. 奇偶校验奇偶校验是检错中比较常见的一种方法。它利用数据中的1的个数作为检错的标志位,若1的个数为奇数个,则错误检测的标志位为1,若1的个数为偶数,则错误检测的标志位为0。在发送端和接收端同时检测奇偶位,若得到相同的结果,则说明数据传输过程无错误发生;若得到不同的结果,则说明数据传输过程中有错误发生,此时下位机可以发送一个错误重传的信号,让上位机再次原创 2017-04-11 18:41:11 · 13326 阅读 · 1 评论