系统时钟

FCLK 内核时钟，主频。

HCLK is used for AHB bus, which is used by the ARM920T, the memory controller, the interrupt controller, the LCD controller, the DMA and USB host block. 也就是总线时钟，包括USB时钟。

PCLK is used for APB bus, which is used by the peripherals such as WDT, IIS, I2C, PWM timer, MMC interface,ADC, UART, GPIO, RTC and SPI.即IO接口时钟，例如串口的时钟设置

AHB总线上最多可以有16个主模块和任意多个从模块，如果主模块数目大于16，则需再加一层结构(具体参阅ARM公司推出的Multi-layer AHB规范)。 AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，作为SoC的片上系统总线。

 APB主要用于低带宽的周边外设之间的连接，例如UART、1284等，它的总线架构不像AHB支持多个主模块，在APB里面唯一的主模块就是APB 桥。APB 桥既是APB总线上唯一的主模块，也是AHB系统总线上的从模块。其主要功能是锁存来自AHB系统总线的地址、数据和控制信号，并提供二级译码以产生APB外围设备的选择信号，从而实现AHB协议到APB协议的转换。

   STM32有五个时钟源：HSI、HSE、LSI、LSE、PLL

1.1         HSI：高速内部时钟、RC振荡器、频率为8MHz、时钟精度较差，可作为备用时钟源（时钟安全系统CSS）。

1.2         HSE：高速外部时钟、可接外部晶体/陶瓷谐振器（4MHz~16MHz）或外部时钟源（HSE旁路，Max 25MHz）。

1.3         LSI：低速内部时钟、RC振荡器、频率为40kHz，大容量MCU可进行LSI时钟校准。

1.4         LSE：低速外部时钟、接频率为32.768kHz的外部晶体/陶瓷谐振器。

1.5         PLL：锁相环倍频输出，时钟输入源可选择HSI/2、HSE或HSE/2。倍频可选择为2~16倍，最大输出72MHz。

用户可通过多个预分频器配置AHB总线、高速APB2总线和低速APB1总线的频率。AHB和APB2域的最大频率是72MHZ。APB1域的最大允许频率是36MHZ。SDIO接口的时钟频率固定为HCLK/2。

l         40kHz的LSI供独立看门狗IWDG使用，另外它还可以被选择为实时时钟RTC的时钟源。另外，实时时钟RTC的时钟源还可以选择LSE，或者是HSE的128分频。RTC的时钟源通过RTCSEL[1:0]来选择。

l         STM32中有一个全速功能的USB模块，其串行接口引擎需要一个频率为48MHz的时钟源。该时钟源只能从PLL输出端获取，可以选择为1.5分频或者1分频，也就是，当需要使用USB模块时，PLL必须使能，并且时钟频率配置为48MHz或72MHz。

l         另外，STM32还可以选择一个PLL输出的2分频、HSI、HSE、或者系统时钟输出到MCO脚(PA8)上

l         系统时钟SYSCLK，是供STM32中绝大部分部件工作的时钟源。系统时钟可选择为PLL输出、HSI或者HSE，在选择时钟源前注意要判断目标时钟源是否已经稳定振荡。Max=72MHz，它分为2路，1路送给I2S2、I2S3使用的I2S2CLK、I2S3CLK；另外1路通过AHB分频器分频（1/2/4/8/16/64/128/256/512）分频后送给以下8大模块使用：
① 送给SDIO使用的SDIOCLK时钟。

② 送给FSMC使用的FSMCCLK时钟。

③ 送给AHB总线、内核、内存和DMA使用的HCLK时钟。
④ 通过8分频后送给Cortex的系统定时器时钟（SysTick）。
⑤ 直接送给Cortex的空闲运行时钟FCLK。
⑥ 送给APB1分频器。APB1分频器可选择1、2、4、8、16分频，其输出一路供APB1外设使用(PCLK1，最大频率36MHz)，另一路送给定时器(Timer2-7)2、3、4倍频器使用。该倍频器可选择1或者2倍频，时钟输出供定时器2、3、4、5、6、7使用。

⑦ 送给APB2分频器。APB2分频器可选择1、2、4、8、16分频，其输出一路供APB2外设使用(PCLK2，最大频率72MHz)，另一路送给定时器(Timer1、Timer8)1、2倍频器使用。该倍频器可选择1或者2倍频，时钟输出供定时器1和定时器8使用。另外，APB2分频器还有一路输出供ADC分频器使用，分频后得到ADCCLK时钟送给ADC模块使用。ADC分频器可选择为2、4、6、8分频。

⑧ 2分频后送给SDIO AHB接口使用（HCLK/2）

定时器时钟Tim1~tim8 都是经过预分频再倍频后得到的！！！

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