FPGA之FIFO设计（二）

异步FIFO在ISE下有两种生成方法：

         法一：使用CORE Generator生成的DPRAM和自己设计的FIFO控制逻辑，将两者连在一起就构成了FIFO。

         法二：直接使用FIFO的IP核。

现在我们来做一件事情：异步时钟域的芯片A和B，假设A的频率是48MHZ，B的频率是100MHZ。设计一个异步FIFO，使得B发送的数据可以被A正确接收。A和B的数据宽度均为16。

         使用ISE的FIFO IP核：

选择这个IP核接着进入设置：Native类型就是之前的，可用于block ram，distributed ram等；AXI4就是支持AXI4总线标准的FIFO，在系统设计的时候用得到。这里我们选择Native就可以了。

Step 2：如果我们选择Common Clock的话就会生成同步FIFO，选择Independent