fpga中线性序列机的延时状态

昨天想做lcd的驱动，lcd的初始化有好几个延时状态，所以自然而然地想用一个类似与函数的东西来被调用，传入的参数是多少就延时多长的时间，于是写了这个task，但是always块已经把clk作为一个敏感量了，块内部不能再用clk作为计数的时钟，所以这个task会报错，写了半天最后全部删掉，看来还是写线性序列机，verilog不像c那样，对同一个类似的处理可以多次调用某个函数，有组合逻辑和时序逻辑这种很绕的东西限制，太憋屈了。而且for循环也没有break的功能，目前就我记得我只常常在testbench中用过task，模块中很少用到类似函数的东西，太难受了。