手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）

已于 2022-10-28 20:35:38 修改
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分类专栏： FPGA 文章标签： fpga开发 单片机
于 2022-10-01 22:34:12 首次发布
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本文链接：https://blog.csdn.net/y_u_yu_yu_/article/details/127137724
版权
本文详述如何在Vivado中创建一个包含四个时钟输出的PLL或MMCM IP核，包括新建工程、添加IP核、生成IP及测试步骤，通过仿真验证了时钟信号的正确性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

文章目录

一、创建一个新的工程

不会新建工程的可以看一下我之前的博客，这里只展示一些简略的新建工程过程。
在这里插入图片描述
新建好工程后的页面
在这里插入图片描述

二、添加ip核

在这里插入图片描述
在这里插入图片描述
本文配置了四个时钟输出，分别是clk0(100Mhz)，clk1(100Mhz，180°相位延迟)，clk2(50Mhz)，clk4(25Mhz)
在这里插入图片描述
在这里插入图片描述
点击ok直接生成
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点击generate
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看到如图所示界面代表IP核已经生成成功了

三、测试IP核

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点击“+”新建design source文件
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