Verilog中always与assign详解

1.always@后面内容是敏感变量，always@()里面的敏感变量为，也就是敏感变量由综合器根据这个always块里的输入变量自动添加，也就是所有变量都是敏感列表，不用自己考虑。一般always@(*)是指里面的语句是组合逻辑的。*代替了敏感变量。

2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行。一般在仿真中的tb文件中产生时钟，如:

always #25 clk_50MHz = ~ clk_50MHz;   //每隔25ns电平翻转一次

3.verilog描述组合逻辑一般常用的有2种：
assign赋值语句和always@()语句。两者之间的差别有：
(1). 被assign赋值的信号定义为wire型，被always@()结构块下的信号定义为reg型，结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器（寄存器），只有敏感列表为上升沿触发的写法才会综合为触发器（寄存器），在仿真时才具有触发器（寄存器）的特性。
(2). 举个例子：

wire a;
reg b;

assign a=1'b0;

always @ (*)
begin
	b=1'b0;
end

由于1’b0一直没有变化，所以b的信号状态一直没有改变，由于b是组合逻辑输出，所以复位时没有明确的值（不定态），而又因为always@(*)块内没有敏感信号变化，因此b的信号状态一直保持为不定态。事实上该语句的综合结果有可能跟assign一样，但是在仿真时就会出问题。

4.最重点的地方
always@(敏感事件列表) 用于描述时序逻辑敏感事件。 但不可以同时包括电平敏感事件和边沿敏感事件。
（1）边沿触发
可以使用上升沿 posedge或者下降沿 negedge，但只能是一个时钟上升沿或者下降沿，不可以同时包括时钟的两个沿，不能包含多个时钟。如果包含了复位信号rst_n，则必须先用if语句判断复位信号，否则会报错，此处是从硬件综合得出的结论。

always @(posedge clkout1 or negedge rst_n)  
begin
	if(rst_n == 0)
	begin		
		eq_ad <= 0;	
	end     
	else
		begin
			//其他操作
		end	
end

（2）电平触发
电平敏感事件列表中可以包含多个敏感事件，但不可以同时包括电平敏感事件和边沿敏感事件，在新的verilog2001中“，”和“or”都可以用来分割敏感事件。

always @(clkout1 ， rst_n)  
begin
	if(rst_n == 0)
	begin		
		eq_ad <= 0;	
	end     
	else
		begin
			//其他操作
		end	
end