Verilog语言之结构语句：Always过程块和assign连续赋值语句

数字电路是用线将逻辑门连接起来组合而成的，任何电路都可以用一些模块的组合和赋值语句来表示。但是，有时候这并不是描述电路最为方便的方法。结构语句（Procedures:always, initial, task, function）为描述电路提供了更多的选择。

对硬件综合来说，有两种最重要的always块：

• 组合: always @(*)
• 时钟: always @(posedge clk)

组合

组合always块等同于assign语句，这样就有两种方式来描述组合电路。这两种之间的选择主要看哪种语法更为方便。编写代码的语法在结构块里面和外面是不同的。结构块中有更为丰富的语句（比如if-else，case），不能包含连续赋值语句，但是也引出了许多新的不直观的编译错误（结构语句中的连续赋值确实是存在的，但是和连续性赋值语句稍微有些不同并且不能被综合。）

举个例子，使用assign和组合always块描述同一个电路，会创造出同样的组合逻辑。无论什么时候输入信号（等号右边的）发生改变，输出信号都会重新计算。

assign out1 = a & b | c ^ d;

always @(*) out2 = a & b | c ^ d;

对于组合always块来说，经常使用（*）敏感信号列表。因为如果确切的列出敏感信号会很容易出错（如果你忘记一个信号），并且综合时也会忽视。如果你确切的指明了敏感信号列表并且漏掉了一个信号，综合时也会被视为（*），但是模拟仿真将不会，并且不会和硬件相匹配。（在SystemVerilog中，使用always_comb）

wire vs. reg

需要注意的一点是wire vs. reg：assign赋值语句的左边必须是net类型（比如wire），但是在结构语句（always块）中左边必须是variable类型（比如reg）。这些类型（wire vs. reg）和综合出什么硬件毫无关系，它只是Verilog作为硬件仿真语言遗留下来的语法。

https://hdlbits.01xz.net/wiki/Alwaysblock1

---

 

时钟

时钟always块创造了一个类似组合always块的组合逻辑，但同时也在这个组合逻辑的输出端创造了一系列的触发器（“寄存器”）。但是这个输出端只会在下一步（posedge clk）有效，而不是立即生效。

Blocking vs. Non-Blocking Assignment

在Verilog中有三种类型的赋值语句：

• 连续性赋值语句（assign x = y）。只能用于结构描述语句（“always”）之外。
• 阻塞赋值语句（x = y）。只能用于结构描述里面。
• 非阻塞赋值语句（x <= y）。只能用于结构描述里面。

在组合always块中用阻塞赋值语句，在时钟always块中用非阻塞赋值语句。

 https://hdlbits.01xz.net/wiki/Alwaysblock2