【数电实验2】Verilog—汽车流动转向灯电路设计（层次化文件设计）

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于 2022-04-10 23:24:11 首次发布

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该博客介绍了使用Verilog语言设计一个带有使能输入的三进制加法计数器和七段数码管编码器的原理与步骤。模块`yck_1716_2`包含了两个子模块，`yck_1716_2_1a`实现了计数功能，`yck_1716_2_2b`则将计数值转换为七段显示代码。在计数器部分，当使能信号有效时，计数器在每个时钟上升沿递增，当计数达到最大值时重置为0。编码器部分根据输入的三进制数生成对应的七段显示代码。

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【2022.04西南交大数电实验】

module yck_1716_2(codeout,clk,en,Q);
	input clk,en;
	output [2: 0] Q;
	output [6: 0] codeout;
	yck_1716_2_1 a(clk,en,Q);
	yck_1716_2_2 b(codeout, Q);
endmodule

module yck_1716_2_1(clk,en,Q);
input clk,en;
output reg[2:0] Q;

always@(posedge clk)
begin
	if(en == 1'b1)
	begin
		if(Q < 3'd6)
		Q <= Q + 1'b1;
		else
		Q <= 0;
	end
	else
	Q <=Q;
end
endmodule

module yck_1716_2_2(codeout, Q);
	input[2: 0] Q;			
	output reg[6: 0] codeout;		
	
	always @ (*)			//用always块语句描述逻辑
	begin
		case (Q)
		3'd0: codeout <= 7'b0000001;
		3'd1: codeout <= 7'b0000011;
		3'd2: codeout <= 7'b0000111;
		3'd3: codeout <= 7'b0001111;
		3'd4: codeout <= 7'b0011111;
		3'd5: codeout <= 7'b0111111;
		3'd6: codeout <= 7'b0000000; 
		default: codeout <= 7'bx;	
		endcase
	end
endmodule