yijingjijng的博客

1      OverviewCore支持单个Pcie内核的Loopback功能，该功能主要为了做芯片验证，以及在没有远程接收器件的情况下完成自己的回环。同时，Core也支持有远程接收器件的loopback，在该中情况下，远程接收器件称为loopback slave。该种模式可以用来完成板级的debug，BER测试，系统调试。   在做Loopback的时候需要注意将“Link up”

本次的工作是完成刚流片的FPGA中PCIe IP核的bring up，也就是芯片的中PCIe的第一个使用者，将PCIe IP核正常使用起来，并配合公司的EDA团队，完成PCIe IP核到用户的呈现。        经过两个月的调试和文档阅读，对PCIe也有了初步的认识，对于PCIe的学习主要来自3个方面：       1、 王齐老师的《PCI Express 体系结构导读》和王齐老师的博客

1.2    PCI configuration SPACE（256 BYTE）其 中寄存器的Capability包括：Ø  PCI Configuration SpaceØ  PMØ  MSIØ  MSI-XØ  PCIEØ  VPD1.2.1     PCI Configuration SpaceByteOffsetByte

1.1.1    PF PCI Express CapabilityRegister DetailsCore实现了PCIe 3.0定义的所有Capability Structure，除了Root Port register。Byte OffsetByte 3Byte 2Byte 1Byte 0

1.1.1    PF MSI-X Capability RegisterDetailsMSI-XCapability作为是一种可选的capability，与MSIcapability一样都是中断控制的capability，但是MSI-X要比MSI复杂，对于某个具体的PCIe设备，仅支持一种报文，虽然两种capability可以存在同一个链表中，但是两者仅有一个可以使能。MSI-XCapa

MSI Capability被所有需要产生中断的PCIe 设备所需要，其Capability的寄存器结构如下：Byte OffsetByte 3Byte 2Byte 1Byte 0 Message Control RegisterNext CapabilityPointer

5.1.8.1 PF PCI Power Management Capability Register DetailsCore实现了power management Capability，该capability默认情况下是基本配置空间的数据链表中的第一个capability。以下是与power management实现的模块：Ø  Power Managementregister spac

1      Overview图1如上图为整个PCIE的框架，在C1中PIPE-CompliantPHY部分华大的SERDES模块，PHYinterface由林森完成，DWC PCIe Core为synopsys提供的IP，而黄色部分为用户需要完成的部分，主要包括参数的配置和数据的发送和接收。2      Architecture图2该IP包含4个重要的

5.1.7.1 PF PCI-Compatible Configuration Space Header – Type 0ByteOffsetByte 3 Byte 2 Byte 1Byte 00x00Device ID（ROS）Vendor ID（ROS）0x0

对于PCIE配置空间寄存器的读写可以通过DBI接口完成，同时也可以通过远程终端通过PCIE Configuration Request完成寄存器的读写，但对于每一个配置空间的访问权限，有以下规定：HwInitHwInit（cs）HwInit（cs2）Hardware Initialized该bit是core的硬件控制，并且为read_only，这些bit

PCI/PCIE配置空间按照寄存器的范围可以划分为两大部分。1、PCI ConfigurationSpace在PCI规范中，这部分的寄存器范围是从偏移量[0-255]，共256字节。PCI Configuration Space的寄存器，又可细分为以下两种类型，1、PCI ConfigurationSpace Header：PCI ConfigurationSpace Head

1      Registers（PCIE 设备的配置空间）主要包含3种寄存器：Ø EPPort 模式下的寄存器Ø RCPort模式下的寄存器Ø Synopsys自定义的寄存器1.1   PCIe Registers (EP Portmode)1.1.1    RegisterSpace LayoutCore内部包含4096 Byte的配置空间，并分为256Byte的基

1      Core operation1.1   Initialization1、  先disable link training2、  通过DBI（data bus interface）配置core的stickyregisters，需要配置什么目前不知道？？？？？？3、  Enable link training4、  等待link完成。5、  root Comple

4.1   Receive TLP Processing4.1.1    Receive FilteringFilter module 主要完成以下几个任务：Ø  制定TLP过滤的规则Ø  通过filtering status决定接收的TLP的去向Ø  指示输出的TLP的状态Ø  基于filter的结果向AER register 报告错误，当有多个类型的错误被检测到时，Se

6.1   Data Integrity为了保证数据的完整性，系统在不同的节点采用了不同的措施，主要包括：■ “Wire Protection (ECRC)” on page94■ “Datapath Protection (Parity)” on page 95■ “RAM Protection (ECC or Parity)” on page 98■ “RAS

5.1   Local Bus Controller (LBC) and Data Bus Interface (DBI)（重要）5.1.1    OverviewLBC module DBI接口可以对其进行访问，没有任何限制，需要注意的是：Ø  在RC模式下，LBC只能通过DBI接口访问Ø  而在EP 模式下，远程设备也可以访问。LBC可以访问的区域有2个部分：Ø  内部

PCIe总线规定了两个复位方式：conventional Reset和FLR（FunctionLevel Reset），而Conventional Reset由进一步分为两大类：Fundamental Reset和Non-Fundamental Reset。Fundamental Reset方式包括Cold和Warm Reset方式，可以将PCIe将设备中的绝大多数内部寄存器和内部状态都恢复成初始