PCIE协议解析 synopsys IP Receive TLP Processing 读书笔记（4）

最新推荐文章于 2024-07-19 10:29:48 发布
最新推荐文章于 2024-07-19 10:29:48 发布
阅读量4.2k 收藏 18
点赞数 2
分类专栏： PCIe 文章标签： 读书笔记 PCIE synopsys 协议解析
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/yijingjijng/article/details/48029275
版权
本文是关于PCIe协议解析的读书笔记，重点介绍了接收TLP处理的过滤、路由和错误处理机制。在接收过滤阶段，核心依据规则决定TLP的去向并报告错误；接收路由部分详细说明了Endpoint和Root Complex模式下的TLP目的地；错误处理遵循PCI Express Base 3.1 Specification，包括TLP错误的检测和相应操作。
摘要由CSDN通过智能技术生成

4.1   Receive TLP Processing

4.1.1    Receive Filtering

Filter module 主要完成以下几个任务：

Ø  制定TLP过滤的规则

Ø  通过filtering status决定接收的TLP的去向

Ø  指示输出的TLP的状态

Ø  基于filter的结果向AER register 报告错误，当有多个类型的错误被检测到时，Section 6.2.3.2.3, “Error Pollution”, of the PCI ExpressBase 3.1 Specification, revision 1.0 is followed.

Core 对TLP的filter和route的规则由两个方面决定，一个是PCI Express Base 3.1Specification, revision 1.0的规定，另一方面是用户的filtering的配置选项。（目前不清楚该配置选项是否需要配置）。Filtering 的rules 受configuration 的parameter、IO signal、register values影响。


以下是对所有输入的TLP的普遍规则，而对于malformed的TLP，可以参见see

最低0.47元/天 解锁文章
yijingjing17
关注
  • 2
    点赞
  • 踩
  • 18
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
synopsys PCIE IP协议解析
吴建明wujianming_110117
11-04 3212
synopsys PCIE IP协议解析 1．Overview Core支持单个Pcie内核的Loopback功能，该功能主要为了做芯片验证，以及在没有远程接收器件的情况下完成自己的回环。同时，Core也支持有远程接收器件的loopback，在该中情况下，远程接收器件称为loopback slave。该种模式可以用来完成板级的debug，BER测试，系统调试。 在做Loopback的时候需要注意将“Link up”强制写成1（根据specification该位应该是0），造成系统处于L0状态的假象，以便系统
PCIE协议解析 synopsys IP Core operation 读书笔记（3）
yijingjijng的博客
08-27 7773
1      Core operation 1.1   Initialization 1、  先disable link training 2、  通过DBI（data bus interface）配置core的stickyregisters，需要配置什么目前不知道？？？？？？ 3、  Enable link training 4、  等待link完成。 5、  root Comple
图文详解PCI/PCIe协议
最新发布
cxjczy1990的博客
07-19 1483
PCI/PCIe总线
PCIE协议-2-事务层规范-Handling of Received TLPs
意大利炮修理师的博客
05-15 847
本节描述了当接收到的TLP从接收数据链路层传送到接收事务层，并且在数据链路层已经验证了接收到的TLP的完整性后，如何处理所有接收到的TLP。规则在图2-41所示的流程图中进行了图解。Switch必须处理同时针对Switch内部资源以及位于Switch外部的资源的TLP。Switch根据上述规则处理所有针对Switch内部资源的TLP。
PCIE协议解析 synopsys IP MSI-X Capability 读书笔记（12）
yijingjijng的博客
08-30 8083
1.1.1    PF MSI-X Capability RegisterDetails MSI-XCapability作为是一种可选的capability，与MSIcapability一样都是中断控制的capability，但是MSI-X要比MSI复杂，对于某个具体的PCIe设备，仅支持一种报文，虽然两种capability可以存在同一个链表中，但是两者仅有一个可以使能。MSI-XCapa
PCIE协议解析 synopsys IP Register配置空间 读书笔记（8）
yijingjijng的博客
08-29 5197
对于PCIE配置空间寄存器的读写可以通过DBI接口完成，同时也可以通过远程终端通过PCIE Configuration Request完成寄存器的读写，但对于每一个配置空间的访问权限，有以下规定： HwInit HwInit（cs） HwInit（cs2） Hardware Initialized 该bit是core的硬件控制，并且为read_only，这些bit
PCIe TPH (TLP Processing Hints) 介绍
MangoPapa
10-02 1万+
✨1. TPH 基本介绍   TLP Processing Hints，直译过来是事务处理提示，英文简写为TPH。TPH最初由PCIe 2.1引入，是请求事务TLP头标中的一个可选配的特性，适用于存储器读、存储器写及原子操作事务。TPH携带有请求者对完成者目标存储空间数据的使用信息，通知完成者即将访问数据的特性，完成者可以根据TPH合理地安排数据缓存及管理数据，从而降低PCIe设备的访问时延、降低系统带宽压力、提高cache的利用率、降低能耗。   在发送带有TPH的TLP时，用到了TLP头标中的TH、..
PCIE协议解析 synopsys IP DBI and LBC 读书笔记（5）
yijingjijng的博客
08-27 1万+
5.1   Local Bus Controller (LBC) and Data Bus Interface (DBI)（重要） 5.1.1    Overview LBC module DBI接口可以对其进行访问，没有任何限制，需要注意的是： Ø  在RC模式下，LBC只能通过DBI接口访问 Ø  而在EP 模式下，远程设备也可以访问。 LBC可以访问的区域有2个部分： Ø  内部
PCIE协议解析 synopsys IP DBI and LBC 读书笔记（6）
yijingjijng的博客
08-27 1万+
6.1   Data Integrity 为了保证数据的完整性，系统在不同的节点采用了不同的措施，主要包括： ■ “Wire Protection (ECRC)” on page 94 ■ “Datapath Protection (Parity)” on page 95 ■ “RAM Protection (ECC or Parity)” on page 98 ■ “RAS
PCIE协议解析 synopsys IP Core 读书笔记（2）
yijingjijng的博客
08-27 1万+
1      Overview 图1 如上图为整个PCIE的框架，在C1中PIPE-CompliantPHY部分华大的SERDES模块，PHYinterface由林森完成，DWC PCIe Core为synopsys提供的IP，而黄色部分为用户需要完成的部分，主要包括参数的配置和数据的发送和接收。 2      Architecture 图2 该IP包含4个重要的
如何使用synplify综合ISE Core Generate生成的IP核
yanxaut的专栏
10-13 8289
Xilinx的ISE软件有自带的综合工具XST，但是我们有时候需要使用第三方的综合工具（例如Synopsys的Synplify Pro），这时候就需要在synplify上综合完之后生成edif网表文件，然后作为ISE的输入文件进行Implement。 如果工程中需要ISE Core Generate生成的IP核，那么如何在synplify上综合它呢？
PCIe链路训练link training--举例波形分析
Lucky
03-30 1万+
1. 时钟与接口速率关系 DUT采用synopsys PCIe Controller IP 作为End Port。DUT一共有4条Lane, Pipe Width 为32bit, PCIe最大速率为Gen4.0。 其中波形中以rc_xx为标志的信号均为rc侧pipe interface, 比如rc_rate表示当前接口速率： 3‘b000 : 表示为PCIe Gen1 3’b001 : 表示为PCIe Gen2 3’b010 : 表示为PCIe Gen3 3’b011 : 表示为PCIe Gen4 P
老男孩读PCIe之五：TLP结构
kunkliu的博客
11-03 1582
来源： http://www.ssdfans.com/?p=3683无论Request TLP，还是作为回应的Completion TLP，它们模样都差不多： 图5.1 TLP主要由三部分组成：Header，Data和CRC。TLP都是生于发送端的事务层(Transaction Layer)，终于接收端的事务层。每个TLP都有一个Header，跟动物一样，没有头就活不了，所以TLP可以没手没脚，但不能没有头。事务层根据上层请求内容，生成TLP Header。Header内容包括发送者的相关信息、目标
PCIe扫盲——高级错误报告AER（二）
kunkliu的博客
07-05 3314
转载地址：http://blog.chinaaet.com/justlxy/p/5100057839 这一篇文章讲一讲，高级错误报告（Advanced Error Reporting，AER）关于可校正和不可校正错误的相关寄存器，以及Root如何处理来自其他PCIe设备的错误消息等内容。 Ø 高级可校正错误处理（Advanced Correctable Error Handling） o...
PCIe 5.0 spec学习4.1----PCI-PM（part1）
m0_53559277的博客
12-23 2830
PCIE 电源管理 power management
PCIe 复位：Clod reset、warm reset、Hot reset、Function level reset
热门推荐
yijingjijng的博客
09-06 2万+
PCIe总线规定了两个复位方式：conventional Reset和FLR（FunctionLevel Reset），而Conventional Reset由进一步分为两大类：Fundamental Reset和Non-Fundamental Reset。Fundamental Reset方式包括Cold和Warm Reset方式，可以将PCIe将设备中的绝大多数内部寄存器和内部状态都恢复成初始
PCIe学习笔记之Max payload size
Hober
07-01 2万+
Max payload size和max read request size 1. 概述 1.1 max payload size 1.2 max read request size 1.3 两者的关系 Max payload size对性能的影响 改变max payload size的大小 2. 内核实现
2 --＞ PCIE 协议栈的框架详解
weixin_38387929的博客
03-25 2893
(1). PCIe 协议栈总览 上图是整个 PCIe 的软件框架、PIPE-CompliantPHY 部分的 SERDES 模块、DWC PCIe Core 包含 Physical Layer (MAC)、 DATA Link Layer、 Transaction Layer 和 Application Dependent part of the Transaction Layer，此部分为 PCIe Core 内容。用户驱动部分内容是 Application Logic、Application Reg
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值