SerDes
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yijingjing17
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8b/10b SERDES的接口设计
8b/10b SERDES的接口设计摘要串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围,并行接口已经被高速串行链接,或SERDES (串化器/ 解串器)所取代。起初,SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列,但多见于高端FPGA芯片中,而且价格昂贵。本方案是以CEM最新的低原创 2015-07-31 12:43:42 · 5297 阅读 · 0 评论 -
SerDes interface参考设计_测试实验(7)
7 测试实验7.1 传输测试测试1:系统时钟为?MHz,采用3.3VLCOMSIO进行数据传输,发送端发送8位的累加值,传输后经过在接受端对数据进行恢复并判断,测试平台为hr03的evb板,数据线为普通的杜邦线,线长约15cm。系统时钟测试时间错误数据个数20M1h080M原创 2015-08-27 11:12:26 · 1830 阅读 · 0 评论 -
SerDes interface参考设计_总结(9)
现阶段的设计中,SERDES设计在M7的应用中应该可以满足270Mhz的SDI传输。SERDES的通信,现阶段的瓶颈主要来源FPGA内部的逻辑,其在CDR部分的逻辑时钟需要和采样时钟保持一致,这与7:1的LVDS相比,差距还还是挺大的,虽然8b/10b的SERDES在解串后部分的逻辑是采样时钟的十分之一,但是因为CDR部分的逻辑最终影响了采样的速率,对于此,也有一些方案是用通信时钟速率的一半的时钟原创 2015-08-27 11:38:38 · 1698 阅读 · 0 评论 -
SerDes interface参考设计_设计简介(1)
目前市场上可见的产品基本都是国外公司的产品。2008 年 9 月,德州仪器公司发布了一款可实现速度达 30Gbps 双向点对点数据传输速率的四通道 SerDes 芯片 TLK3134,该芯片集成时钟抖动清除器,支持每串行通道 600Mbps 至 3.75Gbps的宽泛数据带宽,可以灵活地配置为 XAUI 或 10G FC 收发器。而另一家为通信、工业和消费类等应用领域提供模拟接口器件的厂商Avag原创 2015-08-27 10:10:39 · 5674 阅读 · 5 评论 -
SerDes interface参考设计_程序优化(8)
8 程序优化在测试中,对timing的报告进行分析,发现制约传输速率的因素并非IO接口的速率,在LVDS接口中,IO可以跑到800Mhz,而是内部的逻辑时序跑不上去了,而制约速度的来源主要为两个地方,分别为接受部分的r_check模块、S2p_10bit模块。在没有进行优化前,timing的报告如下:S2p_10bit模块:对时钟进行恢复,并将串行数据转换原创 2015-08-27 11:20:18 · 2637 阅读 · 2 评论 -
SerDes interface参考设计_设计功能模块(6)
6 设计功能模块 设计的结构如上图所示,包括发送模块与接收模块,发送模块包括9位输入寄存器、8b/10b编码器、并串转换。接收模块包括:输出寄存器、8b/10b解码器、comma检测器、串并转换模块、CDR。 在实际的程序设计中,其程序的结构如图所示:原创 2015-08-27 11:10:26 · 2277 阅读 · 1 评论 -
SerDes interface参考设计_接口结构(3)
3 接口结构图 一个典型的 8b/10b SerDes 结构如图所示,在发送端,它通常包括 8b/10b编码器,并串转换器,锁相环(PLL)频率合成器和发送器,在接收端,包括 8b/10b解码器,Comma 检测器,串并转换器,时钟数据恢复器(CDR)和接收器。8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的 10 位8b/10b 编码,原创 2015-08-27 10:37:39 · 5116 阅读 · 0 评论 -
SerDes interface参考设计_8b/10b编/解码设计(4)
4 8b/10b编/解码设计8b/10b编码的原理是将一组连续的8位数据分解成两组数据,一组3位,一组5位,经过编码后分别成为一组4位的代码和一组6位的代码,从而组成一组10位的数据发送出去。相反,解码是将一组10位的输入数据经过变换得到8位数据位。数据值可以统一的表示为DX.Y或KX.Y,其中D表示为数据代码,K表示为特殊的命令代码。X表示输入的原始数据的低5位EDCBA,Y表示输入的原创 2015-08-27 10:39:29 · 5927 阅读 · 1 评论 -
SerDes interface参考设计_SERDES的简介(2)
2 SERDES的简介2.1 SERDES结构简介SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号,经过传输媒体(光缆或铜线),最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容原创 2015-08-27 10:22:27 · 7121 阅读 · 0 评论 -
SerDes interface参考设计_CDR设计(5)
5 CDR设计CDR一直是比较热门的研究方向,现在比较主流的方法有接收端输入数据和本地时钟的关系将其进行分类。常见的 CDR 拓扑结构可以分为如下的三大类:(1)采用反馈相位跟踪结构。如 PLL,DLL(Delay Locked Loop,延迟锁相环),PI(Phase Interpolator,相位插值器)和 IL(Injection Locked,注入锁定)结构的 CDR。(原创 2015-08-27 10:46:23 · 27503 阅读 · 2 评论