SerDes interface参考设计_CDR设计（5）

 

5    CDR设计

CDR一直是比较热门的研究方向，现在比较主流的方法有接收端输入数据和本地时钟的关系将其进行分类。常见的 CDR 拓扑结构可以分为如下的三大类：

（1）采用反馈相位跟踪结构。如 PLL，DLL（Delay Locked Loop，延迟锁相环），PI（Phase Interpolator，相位插值器）和 IL（Injection Locked，注入锁定）结构的 CDR。

（2）无反馈的基于过采样（Oversampling）结构的 CDR。

（3）采用相位同步但没有相位跟踪环路的 CDR，如基于门控振荡器[（GatedOscillator）和高 Q 带通滤波结构的 CDR。

    在FPGA内实现CDR属于纯数字逻辑实现方法，对于使用PLL或者DLL锁相的方式在PPGA芯片上是不能够被实现，FPGA内置的PLL无法直接用于CDR，因此无反馈的基于过采样的结构是FPGA实现CDR的主流的方式。

     早期FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号，其中N决定了恢复时钟信号的相位精度，通常N等于8。因此如果输入信号的频率为100MHz，则系统的工作频率就必须达到800MHz，对于中低端FPGA，如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块，要么只能恢复数据而无法得到同步的时钟信号。

     随后出现利用DLL与过采样想结合的方法，具体的实现过程为利用FPGA的PLL产生多个相位的时钟，每个时钟相位都有固定的相位偏差，如0度、45度、90度。利用同一频率多相位的时钟对数据进行采样，其产生的效果与过采样时类似，但是也会带来一些问题，受到PLL的限制，输出的多相位频率个数不会太多，因此其对时钟的恢复误差会在360/M内，Ｍ为输出频率的个数，对于高速的通信，该方法是不适用，对于速率在200MHz以内的数据通信，该方法具有易实现，成本低，研发周期短的优势，非常适合在中低端的FPGA中，实现相对高速的通信。

     本次设计初始的想法是通过上诉同频多相时钟采样法实现FPGA的CRD，同频多相时钟采样法需要在FPGA片内PLL或DCM产生N个与接收数据频率相近、相位相差2π/N的参考时钟，占用较多的PLL和全局时钟资源，而数据延迟链采样法一般以片内逻辑和布线资源构造抽头延迟线，延迟性能与芯片型号相关，且温度变化会造成该方法实现困难且可靠性较低，同时PLL的固有抖动,这种附加抖动会引起数据有效窗口的相应减小, 这样也会限制高速电路的性能。

     同时还有个设想，上述所有的方法原理都是对时钟进行相位的调整，以达到采样时钟与数据同步，可以设想在保持采样时钟不变的情况下，通过延时链将数据进行多抽头等延时输出，由时钟进行采样，以获得与时钟匹配的数据。该设想在部分论文中也得到证实，做法是将输入数据延时45度后，与同频多相的方法配合使用，可以在获得8倍采样效果的情况下，只用4个不同相位的时钟输入。不过该延时单元是建立在FPGA内部有标准的delay模块，用户可设置延时步长，这种延迟单元在xilinx的vitex-4以上的FPGA中可以使用，而HR03没有类似的延迟单元，所以实现也有一定的困难。

     对于上面的设想，初步的想法是利用FPGA内部的反相器代替延时单元，将输入的数据经过一个由反相器组成的延时链，并将数据通过延时链抽头输出，通过对所有输出的bit流数据进行边沿抓取，获得与时钟同步的抽头数据。该方法预计会遇到的问题是反相器的延时，如果一个反相器的延时为1ns，其对200MHz的数据延时相对于5倍的过采样，因此要做到高速率受限于FPGA的反相器的延时，可能还有其他的一些问题，需要在实际操作中进一步实验。

    下面对现在比较主流的CDR方法做一些简单的介绍。

1.1   CDR的工作原理

    一个简单的时钟数据恢复电路示意图如图所示。时钟数据恢复主要完成两个工作，一个是时钟恢复，一个是数据重定时，也就是数据的恢复。时钟恢复主要是从接收到的 NRZ（非归零码）码中将嵌入在数据中的时钟信息提取出来。通常 CDR 是一个