ECO概念及理解

KuoGavin

已于 2022-09-20 16:40:05 修改

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分类专栏： IC相关文章标签： STA ECO backend IC

于 2022-09-20 16:39:08 首次发布

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$ECO$ 中文翻译就是工程变更(Engineering Change Order)。很多工作几年的朋友，肯定或多或少都接触过这个事情。因为 $d es i g n$ 中写的算法难免有 $b ug$ ，后仿用的case无法覆盖 $100\%$ 的应用场景，以及实现过程中犯了某些错误等。

何为ECO(What is ECO)

$ECO$ 要干的事情：在后期修正你的 $b ug$ ，弥补你的罪。

讲到这里，我们需要简单介绍下 $I C$ 设计的 $f l o w$ ：

首先老大+牛人们在小黑屋开会，讨论大体架构，定下 $s p ec$ ，然后前端工程师吭哧吭哧写代码。写完代码开始搞验证仿真。等到大家仿真验证差不多的时候，几乎不再能抓到什么新 $b ug$ 了，就会进入 $RTL\ \ freeze$ 阶段。

$RTL\ \ freeze$ 就是说，从今天起，大家谁也不能再修改 $RT L$ 了。这是一个分水岭。在 $f reeze$ 之前，你仿真也好，看代码也好， $FPG A$ 验证也好，发现的任何 $b ug$ ，都可以通过修改 $RT L$ 的方式进行直接更正。但是 $f reeze$ 之后，被 $f reeze$ 的 $RT L$ 将会进行综合， $ST A$ ，然后送给后端人员，做 $floor\ \ plan$ ，电源综合，时钟综合，布局布线等等。这些后端流程都是极其耗时的，而且通常不可逆的，就是说，你让我再做一遍，结果就不能保证了。

那么问题来了，假如说，我在某一天发现了一个 $b ug$ ，我向老大提出要求修改 $RT L$ ，这个时候后端同事 $f l o w$ 已经完成了综合， $floor\ \ plan$ 和布局，走到布线阶段了。你总不能说我把 $RT L$ 改了，然后重新综合一遍，让后端的同事再重新从 $floor\ \ plan$ 做起？小心有刀飞过来。

假如运气不好，明天就 $t a p eo u t$ 了，难道你还要去改 $RT L$ ，哪有时间让你再做一遍后端的全flow？运气再差点，已经 $t a p eo u t$ 了，工艺厂刚刚启动生产线，做完了第一块掩模板的光刻，你跟他们说：停！我还有个 $b ug$ ！要从 $RT L$ 重新做？你当然不可能重新从 $RT L$ 做起，因为时间耽误不起。后端好不容易做收敛的成果也浪费不起。

幸运的是，上面的情况你都可以用 $ECO$ 搞定：

ECO分类(ECO Category)

从 $f reeze$ 到 $t a p eo u t$ 之间的 $ECO$ 叫 $pre\ MASK\ ECO$ ；

Tapeout前的ECO：时间成本相对较小

很多公司(特别是大公司)，他们一般都有规定哪个阶段必须 $RTL\ \ freeze$ ，这个时候不会也不允许再更新新的 $RT L$ ，即使后面仿真验证有 $b ug$ 。为什么不让更新 $RT L$ 呢？因为此时数字后端工程师可能都做好布局布线， $t imin g$ 也没什么大问题了，都准备开始修 $t imin g$ 了。如果此时 $re l e a se$ 新的 $RT L$ ，那就意味着需要重新跑整个 $f l o w$ ，从综合到 $\& route)$ ，再到 $fixing\ \ timing$ 。一方面会严重影响整个项目的 $T a p eo u t$ 时间，从而影响 $Wa f ero u t$ 和芯片上市的时间。另外一方面，数字后端工程师可能有想骂人的冲动。

因此，此时数字前端负责写 $co d in g$ 的工程师只能在 $f ina lRT L$ 的基础上，通过写 $ECO$ 脚本的方式来实现功能上的 $ECO$ 。

Tapeout过程的ECO：时间成本较大

当数字后端实现后的 $d es i g n$ ， $t imin g$ 已经符合 $s i g n o ff$ (签发)标准， $D RC$ 已经 $c l e an$ ， $L V S$ 已经 $p a ss$ ， $IR\ \ drop$ ， $M V RC$ ， $F or ma l i t y$ ， $D RCP LU S$ 等都已经 $p a ss$ 。但是数字前端设计工程师还没来得及做完大部分 $c a se$ 的后仿，而且芯片又面临着 $T imin g - TO - M a r k e t$ 的压力。此时，老板可能会说先 $T a p eo u t$ 吧(就是开始传 $G D S II$ 给 $F o u n d a ry$ 厂)。为什么敢这么做呢？是在赌博吗，呵呵。其实肯定有赌博的成分，但是更多的还是自信(认为不会出大问题)。因为，前一周左右 $f o u n d a ry$ 会先做 $base\ \ layer$ 的加工。只要后期仿真发现的问题，不需要再添加额外的 $ce ll$ ，就不耽误之前的 $T a p eo u t$ (此处有点像流水线)。即使发现需要新加几个 $ce ll$ ，这个时候仍然可以通过替换后端实现过程中所加的 $ECO\ \ cell$ 或者 $spare\ \ cell$ 来实现。(如何预先加 $ECO\ \ cell$ 和 $spare\ \ cell$ ，后续会专门讨论）

$t a p eo u t$ 之后，已经加工完芯片的晶体管，但是还没有做晶体管连线期间的 $ECO$ 叫做 $post\ MASK\ ECO$ 。

Tapeout后的ECO：时间成本、资金成本较大

当芯片已经回来，在测试过程中发现的 $b ug$ ，然后又必须 $f i x$ 掉的 $b ug$ (无法通过软件绕过去或者代价太高)。这个时候需要通过 $ECO$ 来解决。这个时候做 $ECO$ 的代价相对前面两种大很多，都是要消耗很多的真金白银，而且有芯片量产的巨大压力。改动少的可能就改几层 $Metal\ \ layer$ ，多的可能就需要动十几层 $Metal\ \ layer$ ，甚至重新流片。做 $ECO$ 之前，老板肯定会让数字前端设计工程师出 $ECO$ 方案，同时让后端工程师进行评估，主要评估需要改动的层数， $t imin g$ 是否能快速收敛等方面的风险。

ECO解释(ECO Illustration)

所谓 $ECO$ ，简单讲就是直接修改 $n e tl i s t$ 。简单的例子，下图是综合之后的一小部分的电路图：

写成 $RT L$ 就是： $\& B$ 。假如说，我发现这段代码有 $b ug$ ，我需要改成： $\& B) | E$ ；

怎么办呢？你需要做的是在 $n e tl i s t$ 中加入一个或门，然后将上图中的 $C$ 端与 $E$ 端作为或门的输入。新的电路图如下：

怎么实现这种转变呢？后端工具有专门的 $CM D$ 支持，你可以采用这种 $CM D$ 写个脚本，大致内容如下。当然，这只是个示意，实际的 $CM D$ 形式不是这样的，但是思想是一样的。

addcell OR;
connect C to OR.A1 port;
connect E to OR.A2 port;
connect OR.Z port to D;

以上这种搞法仅仅适用于 $pre\ MASK\ ECO$ ，在这个 $ECO$ 阶段，你可以往设计里面添加各种 $ce ll$ 。这样既修复了 $b ug$ ，又不需要重新综合，避免了后端的各阶段成果被破坏掉。比如综合的电源网络，时钟树，以及布局规划都没有被破坏。如果你修改 $RT L$ ，那么必须重新做综合，然后再从 $f l oor pl an$ 开始…

到了 $post\ MASK$ 阶段， $ECO$ 就变得更加艰难些。因为这个时候，芯片已经 $t a p eo u t$ ，工艺厂( $f o u n d ry$ )已经开始加工基底层了( $ba se$ 层，也就是晶体管层)，所以这个时候，没有办法再往设计里面添加 $ce ll$ ，比如与门，非门，寄存器等等。但是因为这个时候，芯片的互连线( $w i re$ 层)还没有加工，所以，你可以改变晶体管的互连线。

但是你并不是没有 $ce ll$ 可以用，实际的芯片在 $t a p eo u t$ 时候，都会在 $c hi p$ 中撒很多多余的 $cell(redundant\ cell)$ ，这些 $ce ll$ 分散在各处，用来给 $post\ MASK\ ECO$ 使的。像下图中，红色的点就是四散分布的多余的 $ce ll$ ，它们可以是 $M U X$ ，与非门，或非门， $b u ff er$ ，寄存器等等：

同样是之前提到的那段 $ECO$ ，在 $post\ MASK$ 阶段，假如你能在这些多余的 $ce ll$ 里面找到一个或门，然后将 $C$ 和 $E$ 的连线改变一下，接到这个或门上，再把或门的输出接到寄存器的 $D$ 端，就可以解决这个 $b ug$ 。假如运气不好，找不到或门，或许你就得想别的方法，比如找到一个或非门和非门，然后串联起来做一个或门。

当然了，到了这个阶段，因为所有 $ce ll$ 的位置和类型都已经固定了，所以连线长短也无法改变， $ce ll$ 大小也不由你挑，很有可能你虽然修完了 $b ug$ ，但是用 $STA\ check$ 会发现 $t imin g$ 无法满足。但是已经没辙了，只能死马当活马医了，乞求这条 $p a t h$ 是 $false\ path$ 或者 $m u lt i cyc l e$ 吧。

形式验证(Formality Check)

修完 $ECO$ ，怎么确定有没有修正确呢？这就涉及到形式验证。

前端人员，写完 $ECO\ CMD$ 之后，利用 $ECO$ 命令修改旧 $n e tl i s t$ ，得到新的 $n e tl i s t$ ，然后将这个 $n e tl i s t$ 与修改过后的 $RT L$ 做对比，确定二者功能一样，就叫做形式验证。如下图：

形式验证有专门的 $E D A$ 工具来做，既可以用来比较两个 $RT L$ 功能是否一样，也可以比较 $RT L$ 的功能与综合之后的 $n e tl i s t$ 功能是否一样，还可以比较两个 $n e tl i s t$ 功能是否一样。这里我们不做深入讲解。

需要明白的是，前端工程师既要修改 $n e tl i s t$ ，也要修改 $RT L$ ，然后将两者进行对比，确定功能一致。这样才能保证 $ECO$ 命令完成了你想要的功能。

ECO主要步骤(ECO Main Steps)

总结下数字 $I C$ 设计中做 $ECO$ 的主要步骤(数字后端工程师必须熟练掌握以下几点工作，第一点除外)：

数字前端工程师制定 $ECO$ 方案(验证方案有效性，可行性)；
写 $ECO$ 脚本；
后端工程师根据 $ECO$ 脚本，进行摆放 $ce ll$ 和连线(手工或自动的方式)；
形式验证(确保后端进行变更后的功能和前端 $ECO$ 方案功能一致性)；
确认基于 $T a p eo u t$ 版本的 $G D S II$ 所有改动的层(通过 $c a l ib re$ 跑 $Layout\ \ Versus\ \ Layout$ )；
重新做 $dummy\ \ insertion$ 或者人工改 $d u mm y$ ；
再次进行 $timing\ \ signoff$ ( $Fixing\ \ all\ \ setup,\ \ hold,\ \ timing\ \ drc,\ \ etc$ )；
再次跑 $DRC(设计规则检查)\&LVS$ 并 $fix\ \ violations$ ；
$R e l e a se$ 新的 $G D S II$