Verilog学习9——模块多次实例化

系列文章目录

Verilog学习1——三目运算符
Verilog学习2——与门（按位与和逻辑与）
Verilog学习3——向量
Verilog学习4——取反与移位运算
Verilog学习5——门电路
Verilog学习6——加法器
Verilog学习7——case的使用
Verilog学习8——for的使用
Verilog学习9——模块多次实例化

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一、模块多次实例化

假设提供一个名为BCD_fadd的BCD加法器，该加法器将两个BCD数字相加并进位，然后产生和及进位。该模块如下所示：

module bcd_fadd (
    input [3:0] a,
    input [3:0] b,
    input     cin,
    output   cout,
    output [3:0] sum );

现在要计算分别由100个BCD数字组成的向量a和b以及输入进位cin的和sum及输出进位cout。那么需要将BCD_fadd实例化100次，如果一个一个的实例化将十分冗长。可以使用模块多次实例化的方法来解决问题：

module top_module( 
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum );
    wire [99:0] cout1;
    bcd_fadd instance1[99:0](
        .a(a[399:0]),
        .b(b[399:0]),
        .cin({cout1[98:0],cin}),
        .cout(cout1[99:0]),
        .sum(sum[399:0])
    );
    assign cout = cout1[99];
endmodule