Verilog学习4——取反与移位运算

最新推荐文章于 2024-05-07 09:52:50 发布

H KNIGHT

最新推荐文章于 2024-05-07 09:52:50 发布

阅读量1.3k

点赞数 4

分类专栏： Verilog学习文章标签：学习 fpga开发 fpga

本文链接：https://blog.csdn.net/yuejixing/article/details/136427306

版权

10 篇文章 3 订阅

订阅专栏

本文介绍了Verilog语言中的取反运算（按位取反和逻辑取反）、移位运算（逻辑左移、算术左移和循环移动），通过实例演示了这些操作在设计逻辑电路时的应用。

摘要由CSDN通过智能技术生成

系列文章目录

Verilog学习1——三目运算符
Verilog学习2——与门（按位与和逻辑与）
Verilog学习3——向量
Verilog学习4——取反与移位运算

~ 是一个单目运算符，用来对一个操作数进行按位取反运算。例如：

assign a = 4'b1010;
assign b = ~a      //b=4'b0101;

当操作数位宽为一位时，按位取反 ~ 与逻辑取反 ! 效果相同。当操作数位宽大于一位时，逻辑取反使所有位都为0的操作数变为ture，其余为false。例如：

assign a = 4'b1010;  
assign b = 4'b0000;  
assign c = !a //c = 0;
assign d = !b //d = 1;

两者都是双目运算符，不考虑符号位，移动数字之后用0补上空位。使用方法如下：

assign a = 4'b1010;
assign b = a<<2 // b = 6'b101000;
assign c = a>>2 // c = 4'b0010;

双目运算符，考虑符号位，算术右移时符号位一起移动并用符号位补上空位，算术左移时规则与逻辑左移相同。使用方法如下：

assign a = 4'b1010;
assign b = a<<<2 // b = 6'b101000;
assign c = a>>>2 // c = 4'b1010;

利用逻辑运算符可以实现循环移动的效果，例如：

assign a = 4'b1010;
reg [3:0] b, c;
always @(posedge clk)
    b = {a[0], a[3:1]}; //循环右移
    c = {a[2:0], a[3]}; //循环左移

关注

专栏目录