2014年12月_yundanfengqing_nuc

12月

原创 matlab提取向量中的非零元素

a = [1 0 2 0 0 3 5 6];b = a(a~=0);

2014-12-23 14:14:10 19111

原创 verilog测试文件repeat的使用

repeat (100) #20Tx_fifo_wdata = Tx_fifo_wdata + 1;

2014-12-19 11:43:25 8648

原创 matlab保存数据为.txt

a= [239 254 0 0 0.......0 0 0 ]; b = zeros(1032,1); b = a; save data_source.txt b -ascii; save data_source.txt b -ascii; data_source为保存后的文件名，.txt为文件格式，b为要保存的文件。

2014-12-15 15:10:51 1769

原创 quartus调用modelsim仿真锁相环

问题：添加test文件后，输出时钟没有值原因：测试文件写的有问题，在initial begin ........end语句中缺少#100；

2014-12-11 14:33:37 2054

原创 FPGA 以太网调试

Ethernet_UDPEthernet_PINGEthernet_ARP

2014-12-05 17:53:32 3277

原创 matlab读行向量奇数项和偶数项

matlab读行向量a的奇数项和偶数项奇数项：a[1:2:end];偶数项：a[2:2:end].

2014-12-05 17:34:22 18263 3

Vivaod FFT IP核调试例子

Vivaod FFT IP核调试例子，对8点[0 1 2 3 4 5 6 7]进行FFT 变换，Vivado仿真结果和matlab仿真结果一致。

2023-04-11

SI5341.pdf

LOW-JITTER, 10-OUTPUT, ANY-FREQUENCY, ANY-OUTPUT CLOCK GENERATOR

2020-10-14

特权FPGA VIP视频图像开发套件例程详解2——DDR2控制器读写测试.pdf

本实例对 Altera 提供的 DDR2 控制器 IP 核模块进行操作，每 1.78 秒执行一次 DDR2 的写入和读出操作。先是从 0 地址开始遍历写 256*64bits 数据到 DDR2 的地址 0-1023 中；在执行完写入后，执行一次相同地址的读操作，将读出的 256*64bits 数据写入到片内 RAM 中。

2020-10-14

top_rs.zip

本工程实现了RS（255,223）的编码功能，并对两组数进行了RS编码的仿真验证，最终经matlab仿真验证，结果一致。

2020-06-23

DDR3读写时序分析

对DDR3的User Interface的Command时序以及读写时序进行了详细分析

2018-10-09

空空如也

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