UVM实战学习笔记第一章与UVM的第一次接触

最新推荐文章于 2024-08-18 21:26:44 发布

沈醉不知

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分类专栏： UVM学习笔记文章标签： UVM实战 UVM 验证 IC

本文链接：https://blog.csdn.net/yy345730585/article/details/89374777

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本文介绍了IC设计流程中的验证阶段，探讨了Verilog、VHDL、SystemC和SystemVerilog等设计语言在验证中的应用。重点讲述了SystemVerilog的增强特性和面向对象特性，以及作为验证方法学的UVM，将其比作C++与OpenCV的关系。学习UVM对于验证工程师和设计工程师都大有裨益。

摘要由CSDN通过智能技术生成

现代IC前端设计流程IC流程
IC设计分类
- 非算法设计
  - 如网络通信协议
- 算法设计
  - 如图形图像处理
  - how
    - 使用C / C++ 建立算法模型（参考模型）
设计语言
- Verilog（主流）
  - 版本
    - 1995版
    - 2001版
  - ps
    - 可验证(initial, task, function)，但受限
- VHDL
验证
- 内容
  - 特性列表 -> RTL的正确性
    - DUT的行为表现是否与特性列表要求的一致
    - DUT是否实现了所有特性列表中列出的特性
    - DUT对于异常状况的反映是否与特性列表和设计规格说明书中的一致（如：中断是否置起）
    - DUT是否足够稳健，能够从异常状态恢复到正常的工作模式
- 语言
  - SystemC
    - 基于C++
    - 劣势
      - 内存管理
      - 指针
      - 异常处理
  - SystemVerilog