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fpga
zhangduojia
fpga逻辑
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叠加图像思路
叠加图形原创 2023-09-13 19:19:10 · 176 阅读 · 0 评论 -
generate语法
generatefor(i=0;i<LANE_NUM;i=i+1)begin:bitslip_r_genalways@(posedgesensor_parallel_clk_2x)beginendendendgenerategenerate语法中用到的所有信号,其定义必须在generate之前;...原创 2021-09-03 17:34:36 · 315 阅读 · 0 评论 -
LOC的使用
LOC的使用:1、synthesisànetlistà找到目标cell并选中,右击àCell Properties,如下图: 2、复制“Name”后面的内容,这个是Cell的名字,等会LOC约束会用到;3、依次点击“WindowàDevice”打开device窗口,在窗口里找到Cell理想的位置,如下图(左);选中理想的site后,在左侧的Site Properties窗口里面的“Name”选项后面就是该Site的代号,如下图(右)。 4、LOC约束语法...原创 2021-08-20 08:34:48 · 1875 阅读 · 1 评论 -
AXI4协议
参考:https://blog.csdn.net/bleauchat/article/details/96891619信号描述表1 全局信号信号名 来源 描述 ACLK system clock 全局时钟信号 ARESTn system reset 全局复位信号,低有效 表2 写地址通道信号信号名 来源 描述 AWID master 写地址ID(用于区分该地址属于哪个写地址组) AWADDR maste..原创 2021-07-14 10:29:46 · 1202 阅读 · 1 评论 -
设计指南(建议)
1,不相关或者相关性不大的模块各自最好用不同的时钟,之间做好跨时钟处理;这样的设计更灵活;2,原创 2021-07-13 17:10:00 · 88 阅读 · 0 评论 -
CDC_xilinx
wire[7:0]ISP_dout_b8_CLTX;xpm_cdc_array_single#(.DEST_SYNC_FF(2),.INIT_SYNC_FF(0),.SIM_ASSERT_CHK(0),.SRC_INPUT_REG(0),.WIDTH(8))xpm_cdc_array_ISP_dout_b8_CLTX(.dest_out(ISP_dout_b8_CLTX),.dest_clk(TxClk),.src...原创 2021-07-05 17:30:14 · 2783 阅读 · 0 评论 -
K7的PLL使用问题
手册VCO频率范围:600-1440M;实际使用中可以到1680M,当然,不追求高的VCO,这是一个偶然的发现。原创 2021-06-09 19:07:41 · 402 阅读 · 0 评论 -
ISERDESE2
ISERDESE2 #( .DATA_RATE("DDR"), // DDR, SDR .DATA_WIDTH(4), // Parallel data width (2-8,10,14) .DYN_CLKDIV_INV_EN("FALSE"), // Enable DYNCLKDIVINVSEL inversion (FALSE, TRUE) //时钟翻转 .DYN_CLK_INV_EN("FAL...原创 2021-06-06 16:28:51 · 1399 阅读 · 2 评论 -
ISE UCF 写法
http://blog.sina.com.cn/s/blog_14ecf33430102w5rx.html原创 2019-10-31 10:57:23 · 483 阅读 · 0 评论 -
ISE UCF 写法:(转载)
转载自:http://blog.sina.com.cn/s/blog_14ecf33430102w5rx.html介绍几种常用的约束语句,以备查阅。NET "clk0" TNM_NET = "sys_clk_grp"; #在时钟网线clk上附加一个TNM_NET约束,把clk0驱动的所有同步元件定义为一个名为sys_clk的分组#使用TIMESPEC约束sys_clk_grp的周...原创 2019-10-31 10:56:06 · 298 阅读 · 0 评论 -
【转】MATLAB与ISE联合仿真的必备流程
MATLAB与ISE联合仿真的必备流程:https://blog.csdn.net/hunterlew/article/details/50710103转载 2018-08-02 21:42:08 · 697 阅读 · 0 评论 -
FFT8.0
ISE 例化:FFT_ip your_instance_name ( .aclk(aclk), // input aclk .s_axis_config_tdata(s_axis_config_tdata), // input [7 : 0] s_axis_config_tdata .s_axis_config_tvalid(s_axis_config_tvalid...原创 2018-08-07 20:56:23 · 994 阅读 · 3 评论 -
gold伪随机序列
这篇文章讲的不错,有例子:https://wenku.baidu.com/view/26be3b5f3b3567ec102d8afd.html?rec_flag=default该文给出MATLAB实现代码:http://www.docin.com/p-805897400.html转载 2018-08-15 11:20:35 · 15566 阅读 · 0 评论 -
BCH编码
1,确定g(x),g(x)一般查表得到。g(x)一般不唯一,不能混淆;2,由g(x)产生生成矩阵G(产生G后可以将G化简成(I,B)的形式,也可以不化简);3,将信息码乘以生成矩阵得到BCH编码; 参考文献:https://www.shangxueba.com/ask/5370751.html...原创 2018-08-21 09:53:20 · 13899 阅读 · 2 评论 -
【转】FPGA配置OV5640摄像头及RGB图像数据采集
https://www.cnblogs.com/moluoqishi/p/9506706.html?tdsourcetag=s_pctim_aiomsg转载 2018-08-21 10:15:53 · 5030 阅读 · 0 评论 -
ISE上用ILA要结合ICON核
ISE上用ILA要结合ICON核;而在vivado中使用ILA不需要ICON的配合,可以带独使原创 2018-08-21 18:36:56 · 4022 阅读 · 0 评论 -
防止信号被编译器优化
http://www.openhw.org/module/forum/thread-644643-1-1.html Place the Verilog constraint immediately before the module or instantiation . Specify the Verilog constraint as follows:...转载 2018-11-05 22:30:38 · 994 阅读 · 0 评论 -
vivado约束
1、时钟约束2、I/O约束3、时序例外约束对于multicycle(多周期路径)的说明:http://www.jinciwei.cn/b132647.html对于false(不希望被分析的路径)的说明:https://blog.csdn.net/wordwarwordwar/article/details/77150983 ...原创 2018-11-05 22:31:46 · 3969 阅读 · 0 评论 -
ise chipscope用法
https://blog.csdn.net/phenixyf/article/details/39054427转载 2019-03-13 21:28:35 · 554 阅读 · 0 评论 -
parameter定义位宽可用以于赋值语句中
parameter integer width_data = 12;reg [width_data:1] data;always@.....data <= { (width_data) {32'ffff_ffff} };ordata <= { (width_data-1) {0} ,1'b1};ordata <= { { (width_data...原创 2018-08-02 10:09:52 · 3279 阅读 · 1 评论 -
cordic IP 4.0
rotate:向量(x1,y1)旋转theta后的向量;translate:向量(x1,y1)的模和相位;sin and cos:sinh and cosh:arctan:arctanh:square root:开二次方,相当于MATLAB中的sqrt;数据格式: ...原创 2018-08-10 20:42:11 · 1186 阅读 · 0 评论 -
置顶拜读
http://lihaichuan.blog.51cto.com/498079/d-7http://blog.163.com/zdm512@126/blog/#m=0&t=1&c=fks_084065082095082067085081084095087083083075086082087067大牛的博客:https://www.cnblogs.com/chensi...转载 2017-06-23 09:46:45 · 224 阅读 · 0 评论 -
xADC
http://blog.csdn.net/wordwarwordwar/article/details/52906252转载 2017-07-05 21:27:48 · 1808 阅读 · 0 评论 -
testbench中的显示、打印任务的使用
原文地址:http://blog.163.com/zdm512@126/blog/static/352824102011626104832274/转载 2017-06-22 11:30:28 · 1014 阅读 · 0 评论 -
FFT9.0
相关文献地址:http://xilinx.eetrend.com/blog/10225 http://blog.csdn.net/wordwarwordwar/article/details/52811408自己的笔记:当scaling为block flotting point 时,输出data_tuser为scaling的值;FFT输入时序:FFT输出时原创 2017-06-18 17:29:28 · 413 阅读 · 0 评论 -
FFT 9.0 IP的configure 信息进不去
问题:部分代码如下,仿真时从module引出的信号却是高阻态(ZZ): parameter [7:0] config_tdata = 8'd1;parameter config_tvalid = 1'd1;reg [7 : 0] s_axis_config_tdata = config_tdata ;reg s_axis_config_tva...原创 2017-06-18 17:39:27 · 704 阅读 · 0 评论 -
7系片子的时钟资源
地址: 1:http://xilinx.eetrend.com/blog/97482:http://xilinx.eetrend.com/blog/97533:http://xilinx.eetrend.com/blog/9764转载 2017-06-14 10:35:00 · 554 阅读 · 0 评论 -
zynq—arm
地址: 1:http://xilinx.eetrend.com/blog/99982:3:http://xilinx.eetrend.com/blog/100434:5:http://xilinx.eetrend.com/blog/100986:转载 2017-06-14 10:49:07 · 1091 阅读 · 0 评论 -
Vivado使用的经验和技巧分享——Vivado中数据导入MATLAB的方法
地址:http://xilinx.eetrend.com/blog/8794转载 2017-06-14 11:12:13 · 7167 阅读 · 1 评论 -
zynq低级错误
原先的bram用的coe文件在桌面上,后来整理工程时换成e盘的coe,直接在bram中修改了,然后把桌面上的旧的coe文件删了,工程报错,说找不到桌面上的coe文件,刚开始百思不得其解,后来看到在工程的design source下的coefficient files中没有将旧的coe文件删除,导致报错,移除旧的coe后,工程通过,...原创 2018-06-02 21:13:52 · 409 阅读 · 0 评论 -
bram
ena:接1工作,估计是使能;wea:给0可以读操作;读操作时候输出数据延迟时钟两个周期,如果想减少延迟,可以试试以下方法:给Address——driver的时钟为clk1,给bram的时钟为clk2,;即adder的变化在低频时钟上升沿,而bram工作在高频时钟,这时的延迟就是2个高频时钟周期,弱两个频率差6倍以上,数据输出延迟就可以忽略了。...原创 2018-05-27 21:19:59 · 3054 阅读 · 0 评论 -
【转】时钟 BUFG
BUFG的用法:https://www.cnblogs.com/jamesnt/p/3535073.htmlorhttps://zhidao.baidu.com/question/267499663056533925.htmlBUFG BUFG_clk (.O(clk_Out), .I(clk_In) ) 1 2 3 4 ...转载 2018-08-05 18:23:02 · 5728 阅读 · 0 评论 -
xilinx的COE文件格式有区别
Xilinx的FIR的COE文件应该是这样的:fileID = fopen('fir_h.coe','w');fprintf(fileID,'%s\n%s\n','radix=10;','coefdata=');fprintf(fileID,'%.0f,\n',h);fclose(fileID);radix=10;coefdata= -809, ...原创 2018-08-05 09:06:36 · 3639 阅读 · 1 评论 -
【转】Verilog算术右移
https://blog.csdn.net/adaliu1998/article/details/80459262转载 2018-08-09 11:14:48 · 11400 阅读 · 0 评论 -
【转】cordic
【1】https://blog.csdn.net/u010712012/article/details/777555671、求cos和sin的思路:从(x0,0)开始,转过的角度和收敛于theta,在这个迭代的过程中,x收敛于cos,y收敛于sin;2、求arctan的思路:从给定的tan(theta)=(x0,y0)开始,往(x1,0)方向旋转,在迭代过程中,转过的角的和收敛于t...转载 2018-08-09 11:13:20 · 1778 阅读 · 0 评论 -
zynq 的时钟频率
Bram在native模式下Performance up to 450MHz,AXI4 interface模式下Performance up to 300 MHz ,PL的时钟频率上限应该和PLL的最高输出是一致的,或者说在PLL输出最高频时,PL可以正常的传递信号,arm的频率一般设置为默认的677MHz。...原创 2018-06-01 16:54:17 · 9746 阅读 · 0 评论 -
一个小问题,百思不得其解
昨天写的工程,仿真好着,烧到板子上也是好的,今天加了点东西,仿真不合适,但是bit下载进去是好的。。。先记下,解决了以后再补上解决方法;原创 2018-05-30 09:52:59 · 433 阅读 · 0 评论 -
PS通过AXI-lite读取PL端数据
1,创建AXI-lite总线的IP,并加上自己的逻辑, 注意:一定要编译(保证ip无逻辑和功能错误);同一个reg不能在多个always中驱动;所以如果是PS读PL的reg,那么总线就不能写该reg,如果一定要写,写到其他reg;若果是PS写PL的reg,那么按道理(没试),PL端不可以写该reg。反正就是同一个reg,PS和PL端不能同时写!!!2,新建工程,BD工程;加载刚生成的ip(首...原创 2018-05-29 09:46:41 · 4511 阅读 · 0 评论 -
20180604总结
1、ad是去年调通的,FFT也是去年调通的,前几天吧HDMI显示波形调通了,(有相应的纸质笔记和工程备份),2、由于科研,所以FPGA中止一段时间,3、如果以后还做,主要做: (1)、AD和HDMI的连接,(类似于示波器) (2)、加上FFT(频谱仪) (3)、加上AXI-HP做DMA,(可以增加存储深度),...原创 2018-06-04 14:52:22 · 143 阅读 · 0 评论 -
Zynq中通过xilffs读写SD卡
地址:http://xilinx.eetrend.com/blog/10660转载 2017-06-14 11:18:27 · 1793 阅读 · 0 评论