PS通过AXI-lite读取PL端数据

1，创建AXI-lite总线的IP，并加上自己的逻辑，

    注意：一定要编译（保证ip无逻辑和功能错误）；同一个reg不能在多个always中驱动；所以如果是PS读PL的reg，那么总线就不能写该reg，如果一定要写，写到其他reg；若果是PS写PL的reg，那么按道理（没试），PL端不可以写该reg。反正就是同一个reg，PS和PL端不能同时写！！！

2，新建工程，BD工程；加载刚生成的ip（首先要加载好路径）；再加载好zynqsystem-IP，zynq system的设置：

              bank0:3v3            bank1:1v8            DDR：            clk_PS：            PLL（PS给PL的时钟）：

自动连线，generate output product；create HDL wrapper；产生bit；export（选中bit）；lunch SDK；

3，在SDK中找到外设的地址，直接操作。

注：1、若果要用PS端的串口（或者其他MIO接口），要在zynq——system——ip（BD工程）中勾选相应的引脚。