生成Verilog HDL例化模板

最新推荐文章于 2024-08-07 12:19:07 发布
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分类专栏： FPGA 文章标签： Verilog FPGA Python Verilog例化
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本文链接：https://blog.csdn.net/zhanghaijun2013/article/details/101162150
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  之前我写过一篇过于vivado生成HDL例化模板的文章。链接
  但实际使用起来，发现很不好用，每次都要先点击’Open Elaborated Design’后才能使用（很慢），而且生成的例化模板接口顺序也并不是按照原始HDL中的接口顺序，用了一次后基本就没再用过，所以就自己写了一个生成例化文件的Python 脚本。

具体见github

使用方法：

  • 方法一：使用GUI
    1. 运行FpgaTool.py，通过命令行或者PyCharm均可
    2. 打开一个Verilog文件
    3. 点击“View HDL Inst”

具体操作步骤可参考

在这里插入图片描述

  • 方法二：直接使用脚本
    1. 运行genHdlInst.py，通过命令行运行“python genHdlInst.py top.v”
    2. 在当前目录下会产生一个inst_top.v的文件，内容即为top.v的例化模板

具体操作步骤可参考

在这里插入图片描述

如果觉得好用，记得在github上star一下，在此谢过

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张海军2013
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