基4 SRT除法器

最新推荐文章于 2023-12-11 09:18:45 发布
最新推荐文章于 2023-12-11 09:18:45 发布
阅读量3k 收藏 18
点赞数 1
分类专栏： 纸上谈芯 文章标签： srt IC
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/zhouxuanyuye/article/details/119514007
版权

目录

一、冗余数字集与冗余度

二、QDS表

三、被除数与除数归一化

四、部分和表示

五、On-the-Fly Conversion

六、后处理

七、Verilog设计

终于有时间来更新基4 SRT算法了，很是抱歉，实在太忙了。

在这之前已经有连续5篇分别对主要概念进行了说明，为了更好的了解，进行了先分后总的介绍，主要在以下五篇：

  1. 冗余数字集与冗余度
  2. Roberson图与overlap
  3. PD图
  4. 预移位与连“符号位”检测
  5. On-the-Fly Conversion

一、冗余数字集与冗余度

基4 SRT算法此处选择冗余数字集为{-2，-1，0，1，2}，冗余度为2/3。

参考：

冗余数字集与冗余度：https://zhuanlan.zhihu.com/p/341575538

二、QDS表

最低0.47元/天 解锁文章
纸上谈芯
关注
  • 1
    点赞
  • 踩
  • 18
    收藏
    觉得还不错? 一键收藏
  • 3
    评论
专栏目录
【HDL系列】除法器(3)——基2 SRT算法
纸上谈芯的专栏
11-01 6708
目录 一、除法表示 二、数字递归算法基础公式 三、QDS（Quotient Digit Selection）函数 四、基2 SRT算法 一、除法表示 除法被定义如下： 其中，x是被除数，d是除数，q是商，rem是余数。 商的精度由ulp（unit of last position）来决定: 如果ulp=1, 商q则是整数； 如果ulp=r^(-n)，n是商数个数，r是所有输入操作数的基，此时商为小数。 二、数字递归算法基础公式 在使用数字递归算法（Digit Re...
Division (除法器)
山高人为峰
04-08 1354
<br />Reference：<br /> <br />“Digital design and principles and practices”, John F. Wakerly<br />“Advanced Digital Design with Verilog HDL”, Michael D.Ciletti<br /> <br /><br /> <br />`timescale 1ns / 1ps /////////////////////////////////////////////////
基于SRT算法的单精度浮点除法器
08-06
采用Verilog HDL语言，在FPGA上实现了单精度浮点除法器的设计，通过采用SRT算法、SD表示法、常数比较法以及飞速转换法，进一步提高电路的运算速度。本文使用NC－sim和Maxplus2仿真软件进行前仿真和后仿真，使用Synplify进行逻辑综合，采用的器件是EPF10K40RC208-3，对除法器进行了仿真。
Radix-2-division:unsigned Radix-2 SRT division,基2除法
06-06
基数二除法 无符号Radix-2 SRT除法，基2除法 Radix_2_div.v RTL文件 用于测试平台的 Radix_2_div_int.v 子锁 Radix_2_div_tb.v 测试台顶部 Radix_2_div_tb.m matlab 文件 玩得开心，Good4U - @ - 年轻 - @ -
【除法算法】不恢复余数法和基2-SRT法的算法流程
qq_33467472的博客
08-26 3027
不恢复余数法算法流程 X为被除数，D为除数 0. 数据预处理，使X<D 1.初始化r0 = X 2.计算 2*ri 3.按照如下规则确定qi 4. 计算ri+1=2*ri-qi*D 除法结果Q=0.q1q2q3q4…（二进制） 例：被除数X (0.0101)2 = 5/16 被除数D (0.1100)2 = 3/4 SRT算法流程 X为被除数，D为...
数字IC经典电路（3）——经典除法器的实现（除法器简介及Verilog实现）
热门推荐
HFUT90S的博客
03-27 1万+
除法器是一种用于执行除法运算的电路或器件。在数字电路中，除法器经常被用作重要的计算单元，其主要功能是将一个数除以另一个数并给出商和余数。与加法器和减法器类似，除法器也属于算术逻辑单元(ALU)的一种。不同的是，加法器和减法器能够执行加法和减法运算，但不能执行除法运算。因此，在数字电路中，需要引入除法器来执行除法运算。除法器通常由两个输入，也就是被除数和除数，以及两个输出，也就是商和余数。当除法器接收到被除数和除数时，它会执行除法运算并给出商和余数。
基于SRT 和 Restoring 算法的双精度浮点除法器设计
08-06
提出了一种基于 SR T 迭代算法的除法器的改进方法 ,采用 Re sto ri ng 和 SR T 算法来互补共同完成双精度浮 点除法器的设计 , 当被除数的位数很大时采用改进过的 Re sto ri ng 算法来完成除法运算 , 并通过倒数查找表把 Re sto ri ng 和 SR T 运算结果统一起来 ; 在 SR T 运算中应用了 On 2 t he 2 f l y 飞速转换算法 , 查找表模块采用 Qui ne 2 McCl uskey 化简方法使用高度简化的与或逻辑代替大量的比较器来实现 。 上述做法有效提高了除法器的整体运算速 度 ,使得当被除数前十位有 “ 1” 的位时运算时间减少了 22 . 22 %。
fpga 实现4位除法器
03-22
运用加减交替法，通过输入4位被除数以及4位除数，从而输出4位的商。
16位除法器
11-24
16位除法器设计，已经通过验证，能直接使用希望对大家有用。
用verilog实现除法器(两种方法）
01-26
一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）; 2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真； 3、 在中进行初步综合； 4、 完成实验报告；
div:有符号无符号除法器
04-03
使用非还原除法算法的有符号/无符号整数除法器 输出操作结果之前，需要DATA_WIDTH + 1个周期。 参数 范围 描述 DATA_WIDTH 除数和除数的数据宽度 接口信号 信号 输入/输出 宽度 描述 k 一世 钟 rst_n 一世 异步...
C语言设计一除法器,verilog 除法器
weixin_39778393的博客
05-19 816
verilog 除法器：利用二进制的除法翻译过来的硬件电路1.1 实现算法基于减法的除法器的算法：对于32的无符号除法，被除数a除以除数b，他们的商和余数一定不会超过32位。首先将a转换成高32位为0，低32位为a的temp_a。把b转换成高32位为b，低32位为0的temp_b。在每个周期开始时，先将temp_a左移一位，末尾补0，然后与b比较，是否大于b，是则temp_a减去temp_b将且加...
PD图
纸上谈芯的专栏
03-13 1950
目录 一、PD图 二、PD图例子 本文是介绍基4 SRT算法前的第三篇补充文章《PD图》。 一、PD图 PD图是早期用于QDS（商数选择）函数中确认部分和rw[j]和除数d精度的一种图形化方法。 PD图以部分和P为纵坐标，以除数D为横坐标。 先回顾下往期中的公式： 其中， wj+1为下个部分和； r为基； wj为当前部分和； d为除数； qj+1为某次迭代产生的商数； 以上描述了迭代过程中下个部分和与当前部分和的关系式，在上期文章《Roberson图与overlap》里介绍了
除法器设计学习笔记
最新发布
qq_44783675的博客
12-11 1204
使用m表示除数移位的比特，n表示被除数移位的比特，，总的迭代次数是(m-n)/2，并且，m和n必须同样是偶数或者同样是奇数，否则会对迭代过程造成影响。R-D>0，q取1，R=2*R-D。不恢复余数法商数的选择使用{-1，1}代替{0,1}，例如-3=（-1）（1）（1）（-1）以最小冗余度基4 SRT部分PD图区域为例，其商数集为{-2，-1,0，1,2}，最大值a为2，基r=4。例如，D=0.1010，P=00.011，应选择1作为商值，D=0.1010，P=00.010，应选择0。
8个关于SRT的误区
LiveVideoStack
08-10 1661
去年，我们翻译了来自ScreenPlays Magazine的CEO Fred Dawson的文章（UDP成为低延时流媒体关键 选SRT还是QUIC？），详细阐述了两种基...
高精度整数除法
northwolves[狼行天下] 的专栏
09-16 2381
Private Sub Command1_Click()Devide 123456789, 987654321, 2000End SubSub Devide(ByVal X As Long, ByVal Y As Long, Optional ByVal Numdigitsafterdecimal As Integer = 100, Optional ByRef result As Strin
srt除法器verilog
11-27
以下是一个基于Verilog的SRT除法器的实现，其中包括了除数和被除数的输入，商和余数的输出，以及状态机的控制逻辑。 ```verilog module srt_divider(dividend, divisor, quotient, remainder, clk, rst); parameter WIDTH = 8; // 定义数据宽度 input [WIDTH-1:0] dividend; // 被除数 input [WIDTH-1:0] divisor; // 除数 output reg [WIDTH-1:0] quotient; // 商 output reg [WIDTH-1:0] remainder; // 余数 input clk, rst; // 时钟和复位信号 reg [WIDTH-1:0] A, Q, M; // 寄存器A、Q、M reg [2*WIDTH-1:0] MQ; // 寄存器MQ reg [2*WIDTH:0] count; // 计数器 reg [WIDTH:0] shift; // 移位寄存器 reg [1:0] state; // 状态机状态 // 状态机状态定义 parameter IDLE = 2'b00; parameter SHIFT = 2'b01; parameter SUBTRACT = 2'b10; always @(posedge clk or posedge rst) begin if (rst) begin A <= 0; Q <= 0; M <= 0; MQ <= {dividend, divisor}; count <= 0; shift <= 0; state <= IDLE; end else begin case (state) IDLE: begin A <= MQ[2*WIDTH-1:WIDTH]; Q <= MQ[WIDTH-1:0]; M <= MQ[2*WIDTH-1:WIDTH]; quotient <= 0; remainder <= 0; count <= 0; shift <= 0; state <= SHIFT; end SHIFT: begin if (shift == WIDTH) begin state <= SUBTRACT; end else begin shift <= shift + 1; A <= {A, Q[WIDTH-1]}; Q <= {Q[WIDTH-2:0], 0}; end end SUBTRACT: begin if (A[WIDTH-1:0] >= divisor) begin A <= A - divisor; Q[WIDTH-1] <= 1; end else begin Q[WIDTH-1] <= 0; end count <= count + 1; if (count == WIDTH) begin remainder <= A[WIDTH-1:0]; quotient <= Q; state <= IDLE; end else begin A <= {A[WIDTH-2:0], 0}; Q <= {Q[WIDTH-2:0], 0}; shift <= shift - 1; state <= SHIFT; end end endcase end end endmodule ```

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 3
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值