2-8、秋招年6月晋升期——《硬件架构的艺术-数字电路的设计方法与技术》（跨时钟域：异步FIFO--gary ptr）

最新推荐文章于 2022-11-26 14:12:43 发布
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分类专栏： 秋招篇 文章标签： 编程语言 verilog 面试 经验分享
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《硬件架构的艺术-数字电路的设计方法与技术》（精华！）

第3章 处理多个时钟

3.8 异步FIFO

 如图所示，异步FIFO处于两个不同时钟域之间，用来传输数据。由于两边时钟不同，所以有以下两种情况：

1. data从快时钟域 到 慢时钟域，async_fifo (异步fifo)的深度需要计算好（后面会在《秋招年7-9月笔试&面试题实战期》进行讲解），不然容易溢出，即fifo_full；

2. data从慢时钟域 到

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