双非硕士 研一下学期视觉转FPGA(在b站跟小梅哥视频)
长路漫漫,但希望前途光明
1.打开Vivado软件,点击Create Project,再点击next
2.给程序命名,由于本文是制作3-8译码器,故可命名为decoder_3_8_test
3.点击选择RTL project,并勾选Do not specify sources at this time
5.在进入下一个页面后,找到小梅哥开发板对应芯片型号:XC7A35TFGG484,选择XC7A35TFGG484-2后点击next。
6.点击finish即可完成项目创建。
7.点击Add Sources,选择Add or create design sources,再点击next按钮。
8.选择create files,并为文件命名,再点击finish即可。
9. 在随后弹出的窗口点击OK再点击yes。
10.等待加载后,双击decoder_3_8_test,右侧就会弹出编写Verilog代码的界面。
11. 在右侧代码页面输入3-8译码器的Verilog代码,代码内容如下:
module decoder_3_8_test(
a,
b,
c,
out
);
input a;
input b;
input c;
output reg [7:0]out;
always@(*)begin
case({a,b,c})
3'b000 :out = 8'b0000_0001;
3'b001 :out = 8'b0000_0010;
3'b010 :out = 8'b0000_0100;
3'b011 :out = 8'b0000_1000;
3'b100 :out = 8'b0001_0000;
3'b101 :out = 8'b0010_000;
3'b110 :out = 8'b0100_0000;
3'b111 :out = 8'b1000_0000;
endcase
end
endmodule
ctrl+s保存代码后,在键盘上按下F11即可运行程序,点击OK就可以了
12.点击view Reports 查看报告是否报错,一般没有红色的就行了。
13.接下来开始进行仿真:
(1)再次点击Add Sources,选择Add or create simulation sources
(2)同样的创建文件,文件名可以设计为 decoder_3_8_test_tb,点击OK后再点击finish,再OK下去就可以了。
(3)在Simulation Sources中找到刚刚创建的文件,双击打开,右侧同样会出现界面可以输入Verilog代码,在进行仿真时,代码内容如下:
`timescale 1ns/1ns
module decoder_3_8_test_tb();
reg s_a;
reg s_b;
reg s_c;
wire [7:0]out;
decoder_3_8_test decoder_3_8_test_tb(
.a(s_a),
.b(s_b),
.c(s_c),
.out(out)
);
initial begin
s_a=0;s_b=0;s_c=0;
#200;
s_a=0;s_b=0;s_c=1;
#200;
s_a=0;s_b=1;s_c=0;
#200;
s_a=0;s_b=1;s_c=1;
#200;
s_a=1;s_b=0;s_c=0;
#200;
s_a=1;s_b=0;s_c=1;
#200;
s_a=1;s_b=1;s_c=0;
#200;
s_a=1;s_b=1;s_c=1;
#200;
$stop;
end
endmodule
4)ctrl+s保存后,点击左边栏的Run Simulation,再点击Run Behavioral Simulation。
(5)在弹出波形图窗口后,跟随下图箭头点击,即可表示出正常波形走势,也表现出3-8译码器的逻辑:
以上,就为3-8译码器波形图的仿真步骤。