AXI协议详解(11)-时钟和复位

时钟和复位

本章介绍 AXI 时钟和复位信号的时序。 它包含以下部分：

• 时钟和复位要求。

11.1.1 时钟

每个 AXI 组件使用一个单一的时钟信号 ACLK。 所有输入信号都在 ACLK 的上升沿采样。 所有输出信号的变化都必须发生在 ACLK 的上升沿之后。

Master接口和Slave接口上的输入和输出信号之间不得有组合路径。

11.1.2 复位

AXI 协议包括一个单一的低电平有效复位信号 ARESETn。 复位信号可以异步置位，但置位必须在 ACLK 上升沿后同步。

在复位期间，以下接口要求适用：

• Master接口必须驱动 ARVALID、AWVALID 和 WVALID LOW。
• Salve接口必须将RVALID 和BVALID 驱动为低电平。

所有其他信号都可以驱动为任何值。 只有在 ARESETn 为高电平后的 ACLK 上升沿，Master接口才必须开始将 ARVALID、AWVALID 或 WVALID 驱动为高电平。 图 11-1 显示了复位后的第一个点，即 ARVALID、AWVALID 或 WVALID 可以被驱动为高电平。

Figure11-1 Exit from reset