ZYNQ学习：开发流程

开发流程

 第一步：新建工程目录

第二步：完成文档doc设计

1.完成原理图绘制

2.完成真值表或者波形图绘制

可以用绿色代表输入信号，黄色代表输出信号

3.完成引脚分配原理图设计

4.保存Visio文件，起好名字

 第三步：编写RTL代码，对着波形图进行功能编写

编写完成后保存文件 

第四步：仿真验证代码检查错误

1.编写tb文件，用于仿真测试

1.打开ModelSim软件，新建工程，添加文件，点击开始全部编译

2.全部显示正确证明没有语法错误

3.然后点击Simulate开始仿真

4.添加需要仿真的所有文件

5.启用Full_Debug模式，然后点击OK开始仿真

6.添加已经实例化的模块进入波形界面

右键然后add wave（不要添加上面那几个）

7.调整运行时间，开始仿真

8.点击ZOOM FULL观察全局并放大，进行时序分析

9.如果不对就回去修改RTL代码和设计，直到功能正确为止 

第五步：建立VIVADO工程

1.打开VIVADO新建一个工程

2.选定工程目录

起好名字，不要中文

（不创建工程子目录，直接手动创建）

3. 选择RTL_Project

 4.添加RTL文件

也可以不添加，一开始就先创建工程

全部保持默认

5.添加约束文件

可以先不添加

6.筛选后选好开发的芯片

7. 总结页面点击完成

第六步：分析、综合、实现、下载

1.使用VIVADO自带仿真器也可以对RTL代码进行仿真

如图

2.点击Open Elaborated Design就可以对设计进行分析

3.接下来需要进行IO引脚约束

（右上角切换布局）

需要按照开始的设计文件进行约束

这样设置后会生成xdc文件，这就是约束文件，当然也可以直接添加这个文件进行约束，参考内容是开发板给出的约束文件

4.接下来对代码进行综合

可以选择尽量多的CPU参与工作加快速度，在右上角选择默认布局（default layout）可以选择在Project summary中查看综合进度

综合完后可以选择查看综合结果

综合后的原理图如图所示

可以在device下查看用到的逻辑资源

5.综合后最后对代码进行实现

Project Summary里可以查看进度

查看最后的实现结果

6.生成比特流、下载代码

点击生成比特流后等待完成

直接打开硬件管理器，连接好开发板

点击编程设备，把比特流烧入开发板

实际测试功能是否正常