【18】组合逻辑 - VL18 实现3-8译码器①

最新推荐文章于 2024-05-24 08:56:19 发布
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分类专栏： 牛客刷Verilog 文章标签： Verilog
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本文链接：https://blog.csdn.net/zm15058486207/article/details/129452522
版权
本文介绍了使用Verilog实现3-8译码器的独特方法，作者通过观察真值表，找到以0为对象的解法，实现了简洁的设计。未编写测试平台的TestBench即通过验证，同时指出平台的某些代码设计与自己的思路相同。
摘要由CSDN通过智能技术生成

VL18 实现3-8译码器①

1 题目

在这里插入图片描述

【这题我的思路非常绝境】奈斯 ！！

看真值表的思路：Yi所在列【0仅一个其余全1】，故【以0为对象求解】
观察发现：E3 E2_n E1_n = 100 时 是 译码的使能信号 ；
并且E3 E2_n E1_n为其他值时，都不使能译码
然后就很简单，没有仿真就成功了

2 代码 + TestBench

代码

`timescale 1ns/1ns

module decoder_38(
   input             E1_n   ,
   input             E2_n
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