【17】组合逻辑 - VL17/VL19/VL20 用3-8译码器 或 4选1多路选择器 实现逻辑函数

最新推荐文章于 2023-10-12 09:15:44 发布
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分类专栏： 牛客刷Verilog 文章标签： Verilog
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VL17 用3-8译码器实现全减器

【本题我的也是绝境】

因为把握到了题目的本质要求【用3-8译码器】来实现全减器。
其实我对全减器也是不大清楚，但是仿照对全加器的理解，全减器就是低位不够减来自低位的借位 和 本单元位不够减向后面一位索要的借位。如此而已，也没有很难理解！！

1 题目 + 代码 + TestBench

在这里插入图片描述

思路

（1）首先要看VL18题目所给图示的 3-8译码器的核心逻辑是什么

在这里插入图片描述

（2）然后要看本题VL17 所给的 3-8译码器代码的逻辑功能是什么，两者是有差异的，但大差不差

可见，
其输入E是 使能译码信号
其余端口是正常的 3-8译码器端口
强调：需要特别注意的是——这些信号都是【单比特信号】

module decoder_38
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