VHDL并行信号赋值语句

最新推荐文章于 2023-06-18 15:01:33 发布
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分类专栏： VHDL语言 文章标签： 语言
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本文介绍了VHDL中的三种并行信号赋值语句：简单并行信号赋值、条件信号赋值和选择信号赋值。这些语句的特点是赋值目标必须是信号，且与其他并行语句同时执行。简单信号赋值相当于一个进程语句，条件信号赋值与多if选择语句等价，选择信号赋值与CASE语句等价。
摘要由CSDN通过智能技术生成

VHDL的并行信号赋值语句包括三种：（1）简单并行信号赋值；（2）条件信号赋值；（3）选择信号 语句赋值

共同特点：1、赋值目标必须是信号，与其他并行语句同时执行，与书写顺序及是否在块语句中无关

     2、每一信号赋值语句等效于一个进程语句，所有输入信号的变化都将启动该并行语句

一、简单信号赋值语句 即：信号<=表达式 

eg：

architecture max_min of var is

    begin

      output<=a(i);

     end max_min;

等效为

 architecture max_min of var is

    begin

     process（a,i）

begin

<

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并行信号赋值语句.docx
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