VHDL描述状态机

       状态机是一种描述或处理数字控制系统的方法。一般将数字控制系统看做是一个系统黑箱，当有来自环境的输入刺激时，不但会改变系统现状，同时黑箱还会输出反应，改变后的系统状态称为次态。这个系统可能是一台机器设备或一个电路，用来表示其内部详细动作的方式，称为状态机。

   通常，状态机是控制单元的主题，他接收外部信号，以及数据单元产生的状态信息，产生控制信号序列。状态机设计的关键是如何把一个时序逻辑关系抽象成一个时序逻辑函数。

   VHDL语言通常比较适合编写状态机，其方式也并非唯一，只是不同编写方式会影响电路的集成。状态机的设计主要用到CASE_WHEN与IF_THEN_ELSE两种语句，CASE_WHEN用来指定并行的应为，而IF_THEN_ELSE用来设定优先度的编码逻辑。

   分析状态机特点：

（１）对于状态机状态的描述一般用一个枚举数据类型，语句列如　TYPE  state_type IS(idel,next,working,last)

（２）对于存储当前状态的对象一般是一个信号，即：Signal  filter : state_type

（3）对于状态机下一个状态的判断一般是通过对时钟上升沿的判断的IF_THEN_ELSE语句内嵌CASE_WHEN语句；

（4）对于状态机的输出则可以用一个条件或选择信号申明语句，或者再用一个CASE语句来实现输出信号