VHDL语言中CASE语句使用注意

CASE语句根据满足的条件直接选择多项顺序语句中的一项执行，常用来描述总线，编码，译码等线路

CASE语句结构为：

 CASE 表达式 IS 

WHEN 条件选择值=>顺序语句
WHEN 条件选择值=>顺序语句

.

.

.

WHEN 条件选择值=>顺序语句

END CASE ;

CASE语句使用注意：（1）分支条件的值必须在表达式的取值范围内；（2）两个分支条件不能重叠； （3）CASE语句执行时必须选中，且只能选中其中一条分支语句；

（4）如果没有OTHERS分支条件存在，则分支条件必须覆盖表达式所有可能的值，对STD_LOGIC,STD_LOGIC_VECTOR 数据类型要特别注意使用OTHERS分支条件